JPH0531228B2 - - Google Patents
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- JPH0531228B2 JPH0531228B2 JP59272236A JP27223684A JPH0531228B2 JP H0531228 B2 JPH0531228 B2 JP H0531228B2 JP 59272236 A JP59272236 A JP 59272236A JP 27223684 A JP27223684 A JP 27223684A JP H0531228 B2 JPH0531228 B2 JP H0531228B2
- Authority
- JP
- Japan
- Prior art keywords
- period
- circuit
- pulse
- output
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Rotational Drive Of Disk (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデジタルデイスクプレーヤにおける
ブレーキ解除信号発生装置に関する。
ブレーキ解除信号発生装置に関する。
この発明はデジタルデータ信号としてオーデイ
オ信号をデジタルPCM化し、ピツト列による凹
凸でデイスクに記録したデジタルオーデイオデイ
スク（DAD）及びこのデイスクのピツト列を検
出し、元のオーデイオ信号を再生するデイジタル
デイスクプレーヤが開発されている。
オ信号をデジタルPCM化し、ピツト列による凹
凸でデイスクに記録したデジタルオーデイオデイ
スク（DAD）及びこのデイスクのピツト列を検
出し、元のオーデイオ信号を再生するデイジタル
デイスクプレーヤが開発されている。
ところで、このようなデイスクはピツト列が線
速度一定方式（CLV）で記録されている。この
ため、例えば光学式ピツクアツプ素子によりピツ
ト列のトラツキングを行う場合、光学式ピツクア
ツプ素子がデイスクの内周部から外周部に移動す
るにつれて、デイスクはその回転速度が低下する
ように駆動せしめられる。この回転速度の制御
は、デイスクから読み出したデジタルデータ信号
の周波数成分からデジタルデータ信号それぞれの
フレームに同期した同期信号を取り出し、この同
期信号の周波数が所定の周波数となるように、デ
イスクモータの回転速度を制御するようにしてな
される。
速度一定方式（CLV）で記録されている。この
ため、例えば光学式ピツクアツプ素子によりピツ
ト列のトラツキングを行う場合、光学式ピツクア
ツプ素子がデイスクの内周部から外周部に移動す
るにつれて、デイスクはその回転速度が低下する
ように駆動せしめられる。この回転速度の制御
は、デイスクから読み出したデジタルデータ信号
の周波数成分からデジタルデータ信号それぞれの
フレームに同期した同期信号を取り出し、この同
期信号の周波数が所定の周波数となるように、デ
イスクモータの回転速度を制御するようにしてな
される。
ここで、モータの回転開始時やピツクアツプ素
子を高速で移動させる場合等のように、上記同期
信号が得られない場合は、上記デイスクから読み
出されたデジタルデータ信号の周期（１周期ある
いは半周期）の最大値を検出し、この値が所定の
値となるように、デイスクモータの回転を制御す
ることにより、ピツト列の線速度が一定となるよ
うにしている。
子を高速で移動させる場合等のように、上記同期
信号が得られない場合は、上記デイスクから読み
出されたデジタルデータ信号の周期（１周期ある
いは半周期）の最大値を検出し、この値が所定の
値となるように、デイスクモータの回転を制御す
ることにより、ピツト列の線速度が一定となるよ
うにしている。
このようなデジタルデイスクプレーヤにおい
て、回転しているデイスクモータを停止させるこ
とは、デイスクモータのドライブパルスとは逆極
性のブレーキパルスでデイスクモータを駆動する
ことによつて行われる。このような構成において
は、デイスクモータにブレーキトルクを加えてか
ら所定のタイミングで、そのトルクを解除しない
と、デイスクモータが逆転してしまう。
て、回転しているデイスクモータを停止させるこ
とは、デイスクモータのドライブパルスとは逆極
性のブレーキパルスでデイスクモータを駆動する
ことによつて行われる。このような構成において
は、デイスクモータにブレーキトルクを加えてか
ら所定のタイミングで、そのトルクを解除しない
と、デイスクモータが逆転してしまう。
ブレーキトルクを解除するブレーキ解除信号を
発生する回路としては、従来、第６図に示すよう
な回路が使われている。図において、デイスク１
１を回転駆動するモータ１２が１回転するたび
に、周波数ジエネレータ（FG）１３はパルスP1
をＮ個（但し、Ｎは正の整数）出力する。この出
力パルスP1（第７図ａ参照）は分周回路１４で２
分周され、第７図ｂに示すパルスP2とされる。
タイミング発生回路１５はこのパルスP2に同期
してカウンタ１６のクリアパルスCL（第７図ｃ参
照）、ラツチ回路１７のラツチパルスLP（第７図
ｄ参照）を生成する。カウンタ１６はクリアパル
スCLによつてクリアされると、基準クロツク発
生回路１８からの基準クロツクCKをカウントす
る。このカウント値はラツチパルスLPに従つて
ラツチ回路１７にラツチされる。これにより、ラ
ツチ回路１７にはクリアパルスCLの約１周期分
のカウント値、言い換えれば、周波数ジエネレー
タ１３の出力パルスP1の約２周期分のカウント
値がラツチされる。ラツチ回路１７にラツチされ
たカウント値Ｎ（第７図ｅ参照）が所定の値より
大きくなつたとき、すなわち、モータ１２の回転
速度が低速になつたとき、デコーダ１９はブレー
キ解除信号SA（第７図ｆ参照）を出力する。
発生する回路としては、従来、第６図に示すよう
な回路が使われている。図において、デイスク１
１を回転駆動するモータ１２が１回転するたび
に、周波数ジエネレータ（FG）１３はパルスP1
をＮ個（但し、Ｎは正の整数）出力する。この出
力パルスP1（第７図ａ参照）は分周回路１４で２
分周され、第７図ｂに示すパルスP2とされる。
タイミング発生回路１５はこのパルスP2に同期
してカウンタ１６のクリアパルスCL（第７図ｃ参
照）、ラツチ回路１７のラツチパルスLP（第７図
ｄ参照）を生成する。カウンタ１６はクリアパル
スCLによつてクリアされると、基準クロツク発
生回路１８からの基準クロツクCKをカウントす
る。このカウント値はラツチパルスLPに従つて
ラツチ回路１７にラツチされる。これにより、ラ
ツチ回路１７にはクリアパルスCLの約１周期分
のカウント値、言い換えれば、周波数ジエネレー
タ１３の出力パルスP1の約２周期分のカウント
値がラツチされる。ラツチ回路１７にラツチされ
たカウント値Ｎ（第７図ｅ参照）が所定の値より
大きくなつたとき、すなわち、モータ１２の回転
速度が低速になつたとき、デコーダ１９はブレー
キ解除信号SA（第７図ｆ参照）を出力する。
しかしながら、上記構成においては、周波数ジ
エネレータ１３やブレーキ解除信号発生専用の回
路が必要で、プレーヤの部品点数が増大するとい
う問題があつた。
エネレータ１３やブレーキ解除信号発生専用の回
路が必要で、プレーヤの部品点数が増大するとい
う問題があつた。
この発明は上記の事情に対処すべくなされたも
ので、周波数ジエネレータを必要とせず、しかも
回路の大部分をモータの回転速度制御装置を兼用
することが可能なブレーキ解除信号発生装置を提
供することを目的とする。
ので、周波数ジエネレータを必要とせず、しかも
回路の大部分をモータの回転速度制御装置を兼用
することが可能なブレーキ解除信号発生装置を提
供することを目的とする。
この発明は、デイスクから読み出されたデジタ
ルデータ信号の周期が予じめ定め値より大きい状
態が所定期間連続して続いたとき、ブレーキ解除
信号を得るように構成したものである。
ルデータ信号の周期が予じめ定め値より大きい状
態が所定期間連続して続いたとき、ブレーキ解除
信号を得るように構成したものである。
以下、図面を参照してこの発明の実施例を詳細
に説明する。
に説明する。
第１図はこの発明の一実施例の構成を示す回路
図である。モータ２２によつて回転駆動されるデ
イスク２１からデジタルデータ信号を読み出す光
学式ピツクアツプ素子２３の出力は記録信号処理
回路２４に与えられる。記録信号処理回路２４は
上記ピツクアツプ素子２３の出力からデジタルデ
ータ信号（EFM信号）SDを取り出す。このデジ
タルデータ信号SDは周期検出回路２５に入力さ
れ、基準クロツク発生回路２６からの周期Ｔなる
基準クロツクCKを用いて各１周期の時間長が測
定される。そして、周期検出回路２５は各１周期
の時間長が所定の値MT（但し、Ｍは正の整数）
以下のとき、ハイレベル、（Ｍ＋１）Ｔ以上のと
き、ロウレベルなるパルスPaを出力する。なお、
この周期検出回路２５の動作の詳細は後述とす
る。
図である。モータ２２によつて回転駆動されるデ
イスク２１からデジタルデータ信号を読み出す光
学式ピツクアツプ素子２３の出力は記録信号処理
回路２４に与えられる。記録信号処理回路２４は
上記ピツクアツプ素子２３の出力からデジタルデ
ータ信号（EFM信号）SDを取り出す。このデジ
タルデータ信号SDは周期検出回路２５に入力さ
れ、基準クロツク発生回路２６からの周期Ｔなる
基準クロツクCKを用いて各１周期の時間長が測
定される。そして、周期検出回路２５は各１周期
の時間長が所定の値MT（但し、Ｍは正の整数）
以下のとき、ハイレベル、（Ｍ＋１）Ｔ以上のと
き、ロウレベルなるパルスPaを出力する。なお、
この周期検出回路２５の動作の詳細は後述とす
る。
周期検出回路２５の出力パルスPaはRSフリツ
プフロツプ回路２７にリセツト入力Ｒとして与え
られる。このRSフリツプフロツプ回路２７のセ
ツト入力Ｓとしては、タイミング発生回路２８か
ら出力されるパルスLP1が与えられる。
プフロツプ回路２７にリセツト入力Ｒとして与え
られる。このRSフリツプフロツプ回路２７のセ
ツト入力Ｓとしては、タイミング発生回路２８か
ら出力されるパルスLP1が与えられる。
タイミング発生回路２８は記録信号処理回路２
４から出力されるデジタルデータ信号SDをN1（例
えばN1＝128）分周し、パルスLP1，LP2（第２図
ａ，ｂ参照）を得る。さらに、タイミング発生回
路２８はこれらパルスLP1，LP2をN2（例えばN2
＝16）分周し、パルスLP3，LP4（第２図ｃ，ｄ参
照）を得る。ここで、パルスLP2，LP4はそれぞ
れパルスLP1，LP3に対して約１周期位相が遅れ
ている。
４から出力されるデジタルデータ信号SDをN1（例
えばN1＝128）分周し、パルスLP1，LP2（第２図
ａ，ｂ参照）を得る。さらに、タイミング発生回
路２８はこれらパルスLP1，LP2をN2（例えばN2
＝16）分周し、パルスLP3，LP4（第２図ｃ，ｄ参
照）を得る。ここで、パルスLP2，LP4はそれぞ
れパルスLP1，LP3に対して約１周期位相が遅れ
ている。
RSフリツプフロツプ回路２７の出力とパル
スLP2はアンド回路２９に入力され、このアンド
回路２９の出力はRSフリツプフロツプ回路３０
のリセツト入力Ｒとなる。RSフリツプフロツプ
回路３０のＱ出力はＤフリツプフロツプ回路３１
のＤ入力となる。RSフリツプフロツプ回路３０
のセツト入力ＳはパルスLP3であり、Ｄフリツプ
フロツプ回路３１のクロツク入力CKはパルス
LP4である。そして、Ｄフリツプフロツプ回路３
１のＱ出力がブレーキ解除信号SAとなる。
スLP2はアンド回路２９に入力され、このアンド
回路２９の出力はRSフリツプフロツプ回路３０
のリセツト入力Ｒとなる。RSフリツプフロツプ
回路３０のＱ出力はＤフリツプフロツプ回路３１
のＤ入力となる。RSフリツプフロツプ回路３０
のセツト入力ＳはパルスLP3であり、Ｄフリツプ
フロツプ回路３１のクロツク入力CKはパルス
LP4である。そして、Ｄフリツプフロツプ回路３
１のＱ出力がブレーキ解除信号SAとなる。
上記構成において動作を説明する。RSフリツ
プフロツプ回路２７はパルスLP1でセツト状態と
され、RSフリツプフロツプ回路３０はパルス
LP1と同じタイミングで出力されるパルスLP3に
よつてセツト状態となされる。
プフロツプ回路２７はパルスLP1でセツト状態と
され、RSフリツプフロツプ回路３０はパルス
LP1と同じタイミングで出力されるパルスLP3に
よつてセツト状態となされる。
ここで、RSフリツプフロツプ回路３０がパル
スLP3の１周期TBにわたつて、セツト状態に保持
されるならば、パルスLP3よりその約１周期分位
相が遅いパルスLP4のタイミングでＤフリツプフ
ロツプ回路３１のＱ出力がハイレベルとなる。Ｄ
フリツプフロツプ回路３１のＱ出力は上記の如く
ブレーキ解除信号として使用されるものである
が、ブレーキトルクの解除はこのＱ出力がハイレ
ベルになるタイミングでなされる。
スLP3の１周期TBにわたつて、セツト状態に保持
されるならば、パルスLP3よりその約１周期分位
相が遅いパルスLP4のタイミングでＤフリツプフ
ロツプ回路３１のＱ出力がハイレベルとなる。Ｄ
フリツプフロツプ回路３１のＱ出力は上記の如く
ブレーキ解除信号として使用されるものである
が、ブレーキトルクの解除はこのＱ出力がハイレ
ベルになるタイミングでなされる。
RSフリツプフロツプ回路３０がパルスLP3の
１周期TBにわたつてセツト状態を保持するのは、
この間に周期検出回路２５の出力パルスPaが常
時ロウレベルにあるときである。すなわち、RS
フリツプフロツプ回路２７はパルスLP1によつて
セツト状態とされるが、このパルスLP1の１周期
TAの間に周期検出回路２５の出力がロウレベル
であれば、RSフリツプフロツプ回路２７はセツ
ト状態を保持する。これにより、アンド回路２９
がゲートを閉じ、パルスLP2がこのアンド回路２
９を通過できないので、RSフリツプフロツプ回
路３０がリセツトされることはない。この状態が
周期TAのN2倍、つまり周期TBにわたつて継続す
れば、RSフリツプフロツプ回路３０のＱ出力は
この間ハイレベルに保たれるので、Ｄフリツプフ
ロツプ回路３１のＱ出力はパルスLP4のタイミン
グでハイレベルとなる。
１周期TBにわたつてセツト状態を保持するのは、
この間に周期検出回路２５の出力パルスPaが常
時ロウレベルにあるときである。すなわち、RS
フリツプフロツプ回路２７はパルスLP1によつて
セツト状態とされるが、このパルスLP1の１周期
TAの間に周期検出回路２５の出力がロウレベル
であれば、RSフリツプフロツプ回路２７はセツ
ト状態を保持する。これにより、アンド回路２９
がゲートを閉じ、パルスLP2がこのアンド回路２
９を通過できないので、RSフリツプフロツプ回
路３０がリセツトされることはない。この状態が
周期TAのN2倍、つまり周期TBにわたつて継続す
れば、RSフリツプフロツプ回路３０のＱ出力は
この間ハイレベルに保たれるので、Ｄフリツプフ
ロツプ回路３１のＱ出力はパルスLP4のタイミン
グでハイレベルとなる。
これに対し、パルスLP1の１周期TAの間に、周
期検出回路２５の出力パルスPaが１回でもハイ
レベルになると、つまり、周期TAの間に、デジ
タルデータ信号の１周期がMT以下となる状態が
１回でも生じると、RSフリツプフロツプ回路２
７は次にパルスLP1が出力されるまでリセツト状
態とされる。これにより、パルスLP2の発生タイ
ミングには、RSフリツプフロツプ回路２７の
出力がハイレベルとなつてアンド回路２９がゲー
トを開いているので、RSフリツプフロツプ回路
３０がパルスLP2によりリセツトされる。RSフ
リツプフロツプ回路３０は一旦リセツトされる
と、次にパルスLP3が出力されるまでセツト状態
にされることがないので、パルスLP4の発生タイ
ミングでＤフリツプフロツプ回路３１のＱ出力が
ハイレベルになることはない。
期検出回路２５の出力パルスPaが１回でもハイ
レベルになると、つまり、周期TAの間に、デジ
タルデータ信号の１周期がMT以下となる状態が
１回でも生じると、RSフリツプフロツプ回路２
７は次にパルスLP1が出力されるまでリセツト状
態とされる。これにより、パルスLP2の発生タイ
ミングには、RSフリツプフロツプ回路２７の
出力がハイレベルとなつてアンド回路２９がゲー
トを開いているので、RSフリツプフロツプ回路
３０がパルスLP2によりリセツトされる。RSフ
リツプフロツプ回路３０は一旦リセツトされる
と、次にパルスLP3が出力されるまでセツト状態
にされることがないので、パルスLP4の発生タイ
ミングでＤフリツプフロツプ回路３１のＱ出力が
ハイレベルになることはない。
このように、第１図の回路では、デジタルデー
タ信号SDのN1周期TAに１回も、デジタルデータ
信号の１周期がMT以下となる状態が発生せず、
しかも、これがN2回続いたとき、ブレーキ解除
信号SAを出力するものである。すなわち、デジ
タルデータ信号SDのN1×N2周期にわたつて、各
１周期の時間長が全て（Ｍ＋１）Ｔ以上であると
き、ブレーキ解除信号SAを出力するものである。
タ信号SDのN1周期TAに１回も、デジタルデータ
信号の１周期がMT以下となる状態が発生せず、
しかも、これがN2回続いたとき、ブレーキ解除
信号SAを出力するものである。すなわち、デジ
タルデータ信号SDのN1×N2周期にわたつて、各
１周期の時間長が全て（Ｍ＋１）Ｔ以上であると
き、ブレーキ解除信号SAを出力するものである。
今、デイスク２１の正規回転時のデジタルデー
タ信号の最小１周期を6T、Ｍを22とした場合、
6Tが23T以上に拡がつたとき、すなわち、デイ
スク２１の回転周期が正規時の23／６＝3.8倍になつ たとき、ブレーキ解除信号SAが出力される。
タ信号の最小１周期を6T、Ｍを22とした場合、
6Tが23T以上に拡がつたとき、すなわち、デイ
スク２１の回転周期が正規時の23／６＝3.8倍になつ たとき、ブレーキ解除信号SAが出力される。
ここで、周期検出回路２５の構成を第３図を用
いて説明する。
いて説明する。
第３図において、端子１ａ，２ａに入力される
パルスCLA，SPAは第４図ａ，ｂ，ｃに示すよ
うにデジタルデータ信号SDの立ち上がりに同期し
た信号である。端子３ａ，４ａに入力されるパル
スCLB，SPBは第４図ａ，ｄ，ｅに示すように
デジタルデータ信号SDの立ち下がりに同期した信
号である。
パルスCLA，SPAは第４図ａ，ｂ，ｃに示すよ
うにデジタルデータ信号SDの立ち上がりに同期し
た信号である。端子３ａ，４ａに入力されるパル
スCLB，SPBは第４図ａ，ｄ，ｅに示すように
デジタルデータ信号SDの立ち下がりに同期した信
号である。
カウンタ５ａはパルスCLAによつてクリアさ
れ、端子６ａより与えられる基準クロツク第４図
fCKをカウントする。同様に、カウンタ７ａはパ
ルスCLBよりクリアされ、基準クロツクCKをカ
ウントする。つまり、カウンタ５ａはデジタルデ
ータ信号SDの立ち上がりから次の立ち上がりまで
の１周期を測定し、カウンタ７ａは逆に立ち下が
りから立ち下がりまでの１周期を測定する。判定
回路８ａ，９ａはそれぞれカウンタ５ａ，７ａの
カウント値の時間換算出力がMT以下ならハイレ
ベルの信号を出力する。
れ、端子６ａより与えられる基準クロツク第４図
fCKをカウントする。同様に、カウンタ７ａはパ
ルスCLBよりクリアされ、基準クロツクCKをカ
ウントする。つまり、カウンタ５ａはデジタルデ
ータ信号SDの立ち上がりから次の立ち上がりまで
の１周期を測定し、カウンタ７ａは逆に立ち下が
りから立ち下がりまでの１周期を測定する。判定
回路８ａ，９ａはそれぞれカウンタ５ａ，７ａの
カウント値の時間換算出力がMT以下ならハイレ
ベルの信号を出力する。
ところで、デジタルデータ信号SDの１周期を測
定するモードにおいては、端子１０ａに印加され
るパルスCNTがハイレベルにある。これにより
パルスSPA，SPBはそれぞれゲート回路１１ａ，
１２ａを通つてアンド回路１３ａ，１４ａに与え
られる。この場合、デジタルデータ信号SDの１周
期の時間長がMT以下なら、パルスSPA，SPBの
タイミングで判定回路８ａ，９ａの出力がハイレ
ベルにあるので、パルスSPA，SPBはそれぞれ
アンド回路１３ａ，１４ａを通過する。これらア
ンド回路１３ａ，１４ａの出力はオア回路１５ａ
を通つて周期検出回路２５の出力パルスPaとし
てRSフリツプフロツプ回路２７に与えられ、こ
れをリセツトする。
定するモードにおいては、端子１０ａに印加され
るパルスCNTがハイレベルにある。これにより
パルスSPA，SPBはそれぞれゲート回路１１ａ，
１２ａを通つてアンド回路１３ａ，１４ａに与え
られる。この場合、デジタルデータ信号SDの１周
期の時間長がMT以下なら、パルスSPA，SPBの
タイミングで判定回路８ａ，９ａの出力がハイレ
ベルにあるので、パルスSPA，SPBはそれぞれ
アンド回路１３ａ，１４ａを通過する。これらア
ンド回路１３ａ，１４ａの出力はオア回路１５ａ
を通つて周期検出回路２５の出力パルスPaとし
てRSフリツプフロツプ回路２７に与えられ、こ
れをリセツトする。
以上は周期の時間長を１周期単位で測定する場
合を説明したが、半周期単位で測定するようにし
てもよい。この場合は、端子１０ａに印加される
パルスCNTがロウレベルに設定される。これに
より、パルスSPA，SPBはそれぞれゲート回路
１２ａ，１１ａを通つてアンド回路１４ａ，１３
ａに与えられる。そして、パルスSPBはデジタ
ルデータ信号SDの立ち上がりから立ち下がりまで
の半周期がMT以下なら、判定回路８ａの出力が
ハイレベルとなるのでアンド回路１３ａを通過す
る。一方、パルスSPAはデジタルデータ信号SD
の立ち下がりか立ち上がりまでの半周期がMT以
下なら、判別回路９ａの出力がハイレベルとなる
ので、アンド回路１４ａを通過する。
合を説明したが、半周期単位で測定するようにし
てもよい。この場合は、端子１０ａに印加される
パルスCNTがロウレベルに設定される。これに
より、パルスSPA，SPBはそれぞれゲート回路
１２ａ，１１ａを通つてアンド回路１４ａ，１３
ａに与えられる。そして、パルスSPBはデジタ
ルデータ信号SDの立ち上がりから立ち下がりまで
の半周期がMT以下なら、判定回路８ａの出力が
ハイレベルとなるのでアンド回路１３ａを通過す
る。一方、パルスSPAはデジタルデータ信号SD
の立ち下がりか立ち上がりまでの半周期がMT以
下なら、判別回路９ａの出力がハイレベルとなる
ので、アンド回路１４ａを通過する。
このように、第１図の周期検出回路２５ではデ
ジタルデータ信号SDの半周期を測定する場合で
も、１周期を測定する場合と同様に、２種類の半
周期の測定がなされるようになつている。
ジタルデータ信号SDの半周期を測定する場合で
も、１周期を測定する場合と同様に、２種類の半
周期の測定がなされるようになつている。
今、デイスク２１の正規回転時のデジタルデー
タ信号SDの最小反周期を3T、Ｍ＝22とした場合、
3Tが23T以上に拡がつたとき、すなわち、デイ
スク２１の回転周期が正規時の23／３＝7.7倍となつ たとき、ブレーキ解除信号SAが出力されること
になる。
タ信号SDの最小反周期を3T、Ｍ＝22とした場合、
3Tが23T以上に拡がつたとき、すなわち、デイ
スク２１の回転周期が正規時の23／３＝7.7倍となつ たとき、ブレーキ解除信号SAが出力されること
になる。
ところで、デジタルデイスクプレーヤにおいて
は、モータ２２の回転開始時やピツクアツプ素子
２３が高速で移動している場合、再生デジタルデ
ータ信号の周期（１周期あるいは半周期）が所定
値になるように、モータ２２の回転速度を制御す
ることにより、ピツト列の線速度を一定にするこ
とが行われているのは前述した通りである。
は、モータ２２の回転開始時やピツクアツプ素子
２３が高速で移動している場合、再生デジタルデ
ータ信号の周期（１周期あるいは半周期）が所定
値になるように、モータ２２の回転速度を制御す
ることにより、ピツト列の線速度を一定にするこ
とが行われているのは前述した通りである。
この発明のブレーキ解除信号発生装置は、上記
ピツト列の線速度を一定にするための回転速度制
御装置を利用すれば非常に簡単に構成することが
できる。
ピツト列の線速度を一定にするための回転速度制
御装置を利用すれば非常に簡単に構成することが
できる。
以下、これを説明する。第５図は回転速度制御
装置の構成を示す回路図である。周期検出回路３
１はKT（Ｔは基準クロツク発生回路３２の出力
クロツクCKの１周期）以上の最大周期を検出す
ると、出力パルスPbがハイレベルとなる。タイ
ミング発生回路３３から出力されるパルスLP1，
LP2，LP3，LP4は先のタイミング発生回路２８
から出力されるものと同じである。
装置の構成を示す回路図である。周期検出回路３
１はKT（Ｔは基準クロツク発生回路３２の出力
クロツクCKの１周期）以上の最大周期を検出す
ると、出力パルスPbがハイレベルとなる。タイ
ミング発生回路３３から出力されるパルスLP1，
LP2，LP3，LP4は先のタイミング発生回路２８
から出力されるものと同じである。
RSフリツプフロツプ回路３４はパルスLP1で
リセツトされ、周期TAの間に１回でも最大周期
がＫ(T)以上になると、セツト状態とされる。RS
フリツプフロツプ回路３６はパルスLP3でセツト
され、周期TBの間に１回でも、RSフリツプフロ
ツプ回路３４の出力がハイレベルの場合、アン
ド回路35をパルスLP2が通過するので、リセツト
される。RSフリツプフロツプ回路３６のＱ出力
をＤフリツプフロツプ回路３７にＤ入力として与
える。このＤフリツプフロツプ回路３７のＱ出力
がハイレベルということは、デジタルデータ信号
SDの最大周期がKT以上であるということであ
る。ノイズなどでデジタルデータ信号の周期が極
端に長くなつてしまう場合、RSフリツプフロツ
プ回路３４は誤まつてセツト状態とされるが、正
常に戻つたとき、RSフリツプフロツプ回路３４
の出力がロウレベルとなる。ノイズなどが周期
TBの間連続しない限り、RSフリツプフロツプ回
路３６がセツトされることがなく、ノイズの影響
を低減している。
リセツトされ、周期TAの間に１回でも最大周期
がＫ(T)以上になると、セツト状態とされる。RS
フリツプフロツプ回路３６はパルスLP3でセツト
され、周期TBの間に１回でも、RSフリツプフロ
ツプ回路３４の出力がハイレベルの場合、アン
ド回路35をパルスLP2が通過するので、リセツト
される。RSフリツプフロツプ回路３６のＱ出力
をＤフリツプフロツプ回路３７にＤ入力として与
える。このＤフリツプフロツプ回路３７のＱ出力
がハイレベルということは、デジタルデータ信号
SDの最大周期がKT以上であるということであ
る。ノイズなどでデジタルデータ信号の周期が極
端に長くなつてしまう場合、RSフリツプフロツ
プ回路３４は誤まつてセツト状態とされるが、正
常に戻つたとき、RSフリツプフロツプ回路３４
の出力がロウレベルとなる。ノイズなどが周期
TBの間連続しない限り、RSフリツプフロツプ回
路３６がセツトされることがなく、ノイズの影響
を低減している。
なお、モータ２２の回転速度はＤフリツプフロ
ツプ回路３７のＱ出力によつて制御される。
ツプ回路３７のＱ出力によつて制御される。
ここで、周期検出回路Pbの出力パルスを半転
すれば、この反転出力は（Ｋ−１）Ｔ以下でハイ
レベルとなるので、この半転出力を第１図の周期
検出回路２５の出力パルスPaの代りに使用する
ことができる。
すれば、この反転出力は（Ｋ−１）Ｔ以下でハイ
レベルとなるので、この半転出力を第１図の周期
検出回路２５の出力パルスPaの代りに使用する
ことができる。
したがつて、第１図における周期検出回路２５
やタイミング発生回路２８は第５図の周期検出回
路３１やタイミング発生回路３３で兼用できるの
で、第１図のブレーキ解除信号発生装置の実現に
実際に必要な回路はフリツプフロツプ回路３個
と、アンド回路１個だけでよい。
やタイミング発生回路２８は第５図の周期検出回
路３１やタイミング発生回路３３で兼用できるの
で、第１図のブレーキ解除信号発生装置の実現に
実際に必要な回路はフリツプフロツプ回路３個
と、アンド回路１個だけでよい。
このようにこの発明によれば、周波数ジエネレ
ータを必要とせず、しかも回路の大部分をモータ
の回転速度制御装置と兼用することが可能なブレ
ーキ解除信号発生装置を提供することができる。
ータを必要とせず、しかも回路の大部分をモータ
の回転速度制御装置と兼用することが可能なブレ
ーキ解除信号発生装置を提供することができる。
第１図はこの発明の一実施例の構成を示す回路
図、第２図は第１図の動作を説明するためのタイ
ミングチヤート、第３図は第２図中の周期検出回
路の具体的構成の一例を示す回路図、第４図は第
３図の動作を説明するためのタイミングチヤー
ト、第５図はこの第１図の効果を説明するための
回路図、第６図は従来のブレーキ解除信号発生装
置を示す回路図、第７図は第６図の動作を説明す
るためのタイミングチヤートである。 ２１……デイスク、２２……モータ、２３……
ピツクアツプ素子、２４……記録信号処理回路、
２５……周期検出回路、２６……基準クロツク発
生回路、２７，３０……RSフリツプフロツプ回
路、２９……アンド回路、２８……タイミング発
生回路、３１……Ｄフリツプフロツプ回路。
図、第２図は第１図の動作を説明するためのタイ
ミングチヤート、第３図は第２図中の周期検出回
路の具体的構成の一例を示す回路図、第４図は第
３図の動作を説明するためのタイミングチヤー
ト、第５図はこの第１図の効果を説明するための
回路図、第６図は従来のブレーキ解除信号発生装
置を示す回路図、第７図は第６図の動作を説明す
るためのタイミングチヤートである。 ２１……デイスク、２２……モータ、２３……
ピツクアツプ素子、２４……記録信号処理回路、
２５……周期検出回路、２６……基準クロツク発
生回路、２７，３０……RSフリツプフロツプ回
路、２９……アンド回路、２８……タイミング発
生回路、３１……Ｄフリツプフロツプ回路。
Claims (1)
- 【特許請求の範囲】 １ デジタルデータ信号が記録されたデイスクか
ら上記デジタルデータ信号を読み出すデジタルデ
イスクプレーヤにおいて、 上記デイスクから読み出されたデジタルデータ
信号の周期が所定値より大きいか否かを検出する
周期検出手段と、 この周期検出手段より上記周期が上記所定値よ
り大きいとの検出出力が所定期間にわたつて連続
して得られるか否かを検出する第２の検出手段
と、 この第２の検出手段より上記周期が上記所定値
より大きいとの検出出力が上記所定期間にわたつ
て連続して得られるとの検出結果が得られたら、
上記デイスクを回転駆動するモータのブレーキト
ルクを解除するブレーキ解除信号を発生するブレ
ーキ解除信号発生手段とを具備したブレーキ解除
信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27223684A JPS61148670A (ja) | 1984-12-24 | 1984-12-24 | ブレ−キ解除信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27223684A JPS61148670A (ja) | 1984-12-24 | 1984-12-24 | ブレ−キ解除信号発生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7108612A Division JP2637383B2 (ja) | 1995-05-02 | 1995-05-02 | ブレーキ解除信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148670A JPS61148670A (ja) | 1986-07-07 |
| JPH0531228B2 true JPH0531228B2 (ja) | 1993-05-12 |
Family
ID=17511017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27223684A Granted JPS61148670A (ja) | 1984-12-24 | 1984-12-24 | ブレ−キ解除信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148670A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728472B2 (ja) * | 1988-12-16 | 1998-03-18 | キヤノン株式会社 | 液体噴射記録装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56121380A (en) * | 1980-02-23 | 1981-09-24 | Toyoda Gosei Co Ltd | Stop controlling device of motor |
| JPS5869484A (ja) * | 1981-10-16 | 1983-04-25 | Sanyo Electric Co Ltd | モ−タ制御回路 |
| JPS58208970A (ja) * | 1982-05-31 | 1983-12-05 | Sony Corp | デイスク回転制御装置 |
-
1984
- 1984-12-24 JP JP27223684A patent/JPS61148670A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61148670A (ja) | 1986-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |