JPH0531312B2 - - Google Patents
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- JPH0531312B2 JPH0531312B2 JP60060547A JP6054785A JPH0531312B2 JP H0531312 B2 JPH0531312 B2 JP H0531312B2 JP 60060547 A JP60060547 A JP 60060547A JP 6054785 A JP6054785 A JP 6054785A JP H0531312 B2 JPH0531312 B2 JP H0531312B2
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- Japan
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、所謂１／ｆ雑音の低減を図り、例
えばソースホロア回路の負荷素子として好適な半
導体装置に関する。
えばソースホロア回路の負荷素子として好適な半
導体装置に関する。
［発明の技術的背景とその問題点］
最近の半導体装置にあつては、ゲート絶縁膜に
酸化膜を用いたMOS構造あるいは窒化膜を用い
たMNS構造のMIS型トランジスタを半導体基板
に形成して回路を構成したものがそのほとんどで
ある。
酸化膜を用いたMOS構造あるいは窒化膜を用い
たMNS構造のMIS型トランジスタを半導体基板
に形成して回路を構成したものがそのほとんどで
ある。
第７図は所謂デプレツシヨン型のＮチヤンネル
MIS型トランジスタの構造を示す概略の端面図で
ある。同図において、１５１はｐ型の半導体基板
であり、この半導体基板１５１には所定間隔だけ
離れて一対のn+型の領域が形成され、デプレツ
シヨン型のＮチヤンネルMIS型トランジスタ（以
下「DEPトランジスタ」と呼ぶ。）１６９のソー
ス領域１５３及びドレイン領域１５７を構成して
おり、ソース領域１５３及びドレイン領域１５７
にはそれぞれソース端子１５９、ドレイン端子１
６５が設けられている。さらに、半導体基板１５
１の表面には絶縁膜１６７が形成され、ソース領
域１５３とドレイン領域１５７との間の絶縁膜１
６７の上にはゲート電極１６３が形成され、この
ゲート電極１６３にはゲート端子１６１が設けら
れている。また１５５は、ソース領域１５３から
ドレイン領域１５７へ流れる電流キヤリアの通路
としてｎ型のチヤンネル領域となる。
MIS型トランジスタの構造を示す概略の端面図で
ある。同図において、１５１はｐ型の半導体基板
であり、この半導体基板１５１には所定間隔だけ
離れて一対のn+型の領域が形成され、デプレツ
シヨン型のＮチヤンネルMIS型トランジスタ（以
下「DEPトランジスタ」と呼ぶ。）１６９のソー
ス領域１５３及びドレイン領域１５７を構成して
おり、ソース領域１５３及びドレイン領域１５７
にはそれぞれソース端子１５９、ドレイン端子１
６５が設けられている。さらに、半導体基板１５
１の表面には絶縁膜１６７が形成され、ソース領
域１５３とドレイン領域１５７との間の絶縁膜１
６７の上にはゲート電極１６３が形成され、この
ゲート電極１６３にはゲート端子１６１が設けら
れている。また１５５は、ソース領域１５３から
ドレイン領域１５７へ流れる電流キヤリアの通路
としてｎ型のチヤンネル領域となる。
ところで、このようなMIS型トランジスタの構
造においては、チヤンネル領域１５５となる半導
体基板１５１の表面には電荷の発生及び再結合に
関与する離散的なエネルギー準位が多数存在す
る。そして、チヤンネル領域１５５を流れる電流
キヤリアの一部は、チヤンネル領域１５５の表面
に接して流れるために、チヤンネル領域１５５の
表面においては電荷の発生及び再結合に起因する
電流のじよう乱が起こり、所謂１／ｆ雑音等が発
生する。
造においては、チヤンネル領域１５５となる半導
体基板１５１の表面には電荷の発生及び再結合に
関与する離散的なエネルギー準位が多数存在す
る。そして、チヤンネル領域１５５を流れる電流
キヤリアの一部は、チヤンネル領域１５５の表面
に接して流れるために、チヤンネル領域１５５の
表面においては電荷の発生及び再結合に起因する
電流のじよう乱が起こり、所謂１／ｆ雑音等が発
生する。
第８図は、第７図に示したDEPトランズシタ
１６９をソースホロア回路の負荷素子に適用した
場合の回路図を示すものである。同図において、
１７１は所謂エンハンストメント型のＮチヤンネ
ルMIS型トランジスタ（以下「ENHトランジス
タ」と呼ぶ。）であり、このENHトランジスタ１
７１のドレイン端子１７３は電圧源１７９に接続
され、ソース端子１７７はソースホロア回路の出
力端子１８１に接続されており、また、ゲート端
子１７５には入力信号が与えられる。１６９は前
述したDEPトランジスタであり、このDPEトラ
ンジスタ１６９のドレイン端子１６５は出力端子
１８１に接続され、ソース端子１５９及びゲート
端子１６１はともに接地されている。
１６９をソースホロア回路の負荷素子に適用した
場合の回路図を示すものである。同図において、
１７１は所謂エンハンストメント型のＮチヤンネ
ルMIS型トランジスタ（以下「ENHトランジス
タ」と呼ぶ。）であり、このENHトランジスタ１
７１のドレイン端子１７３は電圧源１７９に接続
され、ソース端子１７７はソースホロア回路の出
力端子１８１に接続されており、また、ゲート端
子１７５には入力信号が与えられる。１６９は前
述したDEPトランジスタであり、このDPEトラ
ンジスタ１６９のドレイン端子１６５は出力端子
１８１に接続され、ソース端子１５９及びゲート
端子１６１はともに接地されている。
したがつて、このような構成のソースホロア回
路にあつては、前述したように１／ｆ雑音を有す
るMIS型トランジスタを負荷素子に用いたので、
ゲート端子１６１に与えられる入力信号を高い
Ｓ／Ｎ比をもつて増幅することは困難になるとい
う不具合が生じる。
路にあつては、前述したように１／ｆ雑音を有す
るMIS型トランジスタを負荷素子に用いたので、
ゲート端子１６１に与えられる入力信号を高い
Ｓ／Ｎ比をもつて増幅することは困難になるとい
う不具合が生じる。
［発明の目的］
この発明は、上記に鑑みてなされたもので、そ
の目的とするところは、FET構造を負荷抵抗と
して利用した場合に問題となる所謂１／ｆ雑音を
低減して、Ｓ／Ｎ比の向上を図ることである。
の目的とするところは、FET構造を負荷抵抗と
して利用した場合に問題となる所謂１／ｆ雑音を
低減して、Ｓ／Ｎ比の向上を図ることである。
［発明の概要］
上記目的を達成するために本発明は、同じ第１
の導電型の半導体からなるソース、ドレイン及び
チヤネルと、ゲート絶縁膜を介して前記チヤネル
上に形成されたゲート電極を有するMIS型トラン
ジスタを、前記ゲート電極の電位を固定すること
により負荷として用いた半導体装置において、前
記ゲート電極を前記第１の導電型のキヤリアと同
一符号の電位に固定することによつて、前記チヤ
ネルの上部の導電型が反転し、前記チヤネルの上
部に位置すると共に前記ゲート絶縁膜に接し、前
記導電型とは反対の第２の導電型を持つ領域が形
成されることを要旨とする。
の導電型の半導体からなるソース、ドレイン及び
チヤネルと、ゲート絶縁膜を介して前記チヤネル
上に形成されたゲート電極を有するMIS型トラン
ジスタを、前記ゲート電極の電位を固定すること
により負荷として用いた半導体装置において、前
記ゲート電極を前記第１の導電型のキヤリアと同
一符号の電位に固定することによつて、前記チヤ
ネルの上部の導電型が反転し、前記チヤネルの上
部に位置すると共に前記ゲート絶縁膜に接し、前
記導電型とは反対の第２の導電型を持つ領域が形
成されることを要旨とする。
［発明の効果］
この発明によれば、チヤネル領域と絶縁膜との
界面に電流キヤリアと反対の導電型のキヤリアを
配備するようにしたので、電流キヤリアは半導体
基板表面に触れることなくソース領域とドレイン
領域間を流れて、半導体基板表面に多数存在する
エネルギー準位による電流キヤリアのじよう乱を
防止することができる。その結果、電流キヤリア
とエネルギー準位との相互作用に起因する１／ｆ
雑音を大幅に減少することが可能となり、高い
Ｓ／Ｎ比が要求される例えば固体撮像装置の出力
負荷回路素子として好適である。
界面に電流キヤリアと反対の導電型のキヤリアを
配備するようにしたので、電流キヤリアは半導体
基板表面に触れることなくソース領域とドレイン
領域間を流れて、半導体基板表面に多数存在する
エネルギー準位による電流キヤリアのじよう乱を
防止することができる。その結果、電流キヤリア
とエネルギー準位との相互作用に起因する１／ｆ
雑音を大幅に減少することが可能となり、高い
Ｓ／Ｎ比が要求される例えば固体撮像装置の出力
負荷回路素子として好適である。
［発明の実施例］
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図は、この発明の一実施例に係るMIS型半
導体装置の回路図である。同図において、１はＮ
チヤンネルMIS型トランジスタ（以下「MISトラ
ンジスタ」と呼ぶ。）であり、このMISトランジ
スタのドレイン端子５は電圧源９に接続され、ゲ
ート端子３は電圧源１１のマイナス端子に接続さ
れており負の電圧が供給されている。また、ソー
ス端子７は設置されている。
導体装置の回路図である。同図において、１はＮ
チヤンネルMIS型トランジスタ（以下「MISトラ
ンジスタ」と呼ぶ。）であり、このMISトランジ
スタのドレイン端子５は電圧源９に接続され、ゲ
ート端子３は電圧源１１のマイナス端子に接続さ
れており負の電圧が供給されている。また、ソー
ス端子７は設置されている。
第２図は、第１図に示したMISトランジスタ１
の構造を示す概略の断面図である。同図におい
て、１３はｐ型の半導体基板（以下「基板」と呼
ぶ。）であり、この基板１３には所定間隔だけ離
れて一対のn+型の領域１５，１７が形成され、
MISトランジスタ１のソース及びドレインを構成
しており（以下１５を「ソース領域」、１７を
「ドレイン領域」と呼ぶ。）、ソース領域１５は接
地され、ドレイン領域１７は電圧源９に接続され
ている。また、基板１３の表面には絶縁膜１９が
形成され、ソース領域１５とドレイン領域１７と
の間の絶縁膜１９の上にはゲート電極２１が形成
されており、このゲート電極２１は電圧源１１の
マイナス端子に接続され負の電圧が供給されてい
る。さらに、絶縁膜１９を介してゲート電極２１
の下部のソース領域１５とドレイン領域１７との
間にｎ型のチヤンネル領域２３が形成されてい
る。
の構造を示す概略の断面図である。同図におい
て、１３はｐ型の半導体基板（以下「基板」と呼
ぶ。）であり、この基板１３には所定間隔だけ離
れて一対のn+型の領域１５，１７が形成され、
MISトランジスタ１のソース及びドレインを構成
しており（以下１５を「ソース領域」、１７を
「ドレイン領域」と呼ぶ。）、ソース領域１５は接
地され、ドレイン領域１７は電圧源９に接続され
ている。また、基板１３の表面には絶縁膜１９が
形成され、ソース領域１５とドレイン領域１７と
の間の絶縁膜１９の上にはゲート電極２１が形成
されており、このゲート電極２１は電圧源１１の
マイナス端子に接続され負の電圧が供給されてい
る。さらに、絶縁膜１９を介してゲート電極２１
の下部のソース領域１５とドレイン領域１７との
間にｎ型のチヤンネル領域２３が形成されてい
る。
第３図は、ソース領域１５からチヤンネル領域
２３を介してドレイン領域１７へ向かう電子流の
流路に沿つた電位分布を示すもので、２５はソー
ス領域１５のソース電位、２７はチヤンネル領域
２３のチヤンネル電位、２９はドレイン領域１７
のドレイン電位を示し、斜線の部分は電子の存在
をあらわすものである。すなわち、ソース領域１
５を接地してドレイン領域１７に正の電圧を供給
することにより、電流がドレイン領域１７からチ
ヤンネル領域２３を介してソース領域１５に流れ
て、チヤンネル電位２７はドレイン領域１７から
ソース領域１５へとチヤンネル領域２３に沿つて
降下する。
２３を介してドレイン領域１７へ向かう電子流の
流路に沿つた電位分布を示すもので、２５はソー
ス領域１５のソース電位、２７はチヤンネル領域
２３のチヤンネル電位、２９はドレイン領域１７
のドレイン電位を示し、斜線の部分は電子の存在
をあらわすものである。すなわち、ソース領域１
５を接地してドレイン領域１７に正の電圧を供給
することにより、電流がドレイン領域１７からチ
ヤンネル領域２３を介してソース領域１５に流れ
て、チヤンネル電位２７はドレイン領域１７から
ソース領域１５へとチヤンネル領域２３に沿つて
降下する。
第４図は、第２図に示した点線の矢印３１に沿
つた電位分布を示すものである。同図において、
ゲート電極２１が負の電位にバイアスされている
ために、後述するようにチヤンネル領域２３の界
面にはｐ型の反転層３９が形成される。このため
に、チヤンネル領域２３内における電子の存在す
る領域３７としては、ゲート電極２１を負の電位
にバイアスしない場合に比べて狭められて、チヤ
ンネル領域２３と基板１３内に生じる伝導帯の電
位３３及び価電子帯の電位３５は、絶縁膜１９と
チヤンネル領域２３との界面からｐ型の反転層３
９に向つて高くなり、電子の存在する領域３７内
において平衡状態となり、電子の存在する領域３
７から基板１３に向つて低くなり平衡状態とな
る。したがつて、チヤンネル領域２３を流れる電
子は、ｐ型の反転層３９内を流れることはなく、
絶縁膜１９とチヤンネル領域２３との界面に存在
する界面準位の影響をうけることはない。
つた電位分布を示すものである。同図において、
ゲート電極２１が負の電位にバイアスされている
ために、後述するようにチヤンネル領域２３の界
面にはｐ型の反転層３９が形成される。このため
に、チヤンネル領域２３内における電子の存在す
る領域３７としては、ゲート電極２１を負の電位
にバイアスしない場合に比べて狭められて、チヤ
ンネル領域２３と基板１３内に生じる伝導帯の電
位３３及び価電子帯の電位３５は、絶縁膜１９と
チヤンネル領域２３との界面からｐ型の反転層３
９に向つて高くなり、電子の存在する領域３７内
において平衡状態となり、電子の存在する領域３
７から基板１３に向つて低くなり平衡状態とな
る。したがつて、チヤンネル領域２３を流れる電
子は、ｐ型の反転層３９内を流れることはなく、
絶縁膜１９とチヤンネル領域２３との界面に存在
する界面準位の影響をうけることはない。
第５図は、チヤンネル領域２３の界面にｐ型の
反転層３９が形成されたMISトランジスタ１の断
面構造図である。同図において、ゲート電極２１
には電圧源１１により負の電圧が供給されている
ために、ゲート電極２１の下部に形成されたチヤ
ンネル領域２３の表面電位を負とすべく作用す
る。そしてこの作用により、正孔が例えばMISト
ランジスタ１が形成されている領域に隣接して素
子分離領域を形成する基板１３と同じ導電型で
p+の型の不純物層４３、あるいはｐ型の基板１
３からチヤンネル領域２３の界面に流入して、チ
ヤンネル領域２３の表面電位を接地電位に保持す
べく、ｎ型のチヤンネル領域２３の界面にｐ型の
反転層３９が形成される。したがつて、チヤンネ
ル領域２３内を流れる電子は、チヤンネル領域２
３の界面から遠ざけられ空乏層４５が形成され
て、実質的にチヤンネル領域２３は狭められ、あ
らたにチヤンネル領域２３の界面から隔離された
チヤンネル領域４７が形成されることになる。そ
の結果、電子はチヤンネル領域２３と絶縁膜１９
と界面に触れることなくチヤンネル領域４７を流
れることになる。なお、上述したようにｐ型の反
転層３９がチヤンネル領域２３の界面に形成され
るためには、チヤンネル領域２３の不純物濃度及
び接合の深さを適切に選択する必要があり、例え
ば不純物濃度としては、1016〜1017cm-3、接合の
深さは、0.3〜2μｍ程度が適当である。
反転層３９が形成されたMISトランジスタ１の断
面構造図である。同図において、ゲート電極２１
には電圧源１１により負の電圧が供給されている
ために、ゲート電極２１の下部に形成されたチヤ
ンネル領域２３の表面電位を負とすべく作用す
る。そしてこの作用により、正孔が例えばMISト
ランジスタ１が形成されている領域に隣接して素
子分離領域を形成する基板１３と同じ導電型で
p+の型の不純物層４３、あるいはｐ型の基板１
３からチヤンネル領域２３の界面に流入して、チ
ヤンネル領域２３の表面電位を接地電位に保持す
べく、ｎ型のチヤンネル領域２３の界面にｐ型の
反転層３９が形成される。したがつて、チヤンネ
ル領域２３内を流れる電子は、チヤンネル領域２
３の界面から遠ざけられ空乏層４５が形成され
て、実質的にチヤンネル領域２３は狭められ、あ
らたにチヤンネル領域２３の界面から隔離された
チヤンネル領域４７が形成されることになる。そ
の結果、電子はチヤンネル領域２３と絶縁膜１９
と界面に触れることなくチヤンネル領域４７を流
れることになる。なお、上述したようにｐ型の反
転層３９がチヤンネル領域２３の界面に形成され
るためには、チヤンネル領域２３の不純物濃度及
び接合の深さを適切に選択する必要があり、例え
ば不純物濃度としては、1016〜1017cm-3、接合の
深さは、0.3〜2μｍ程度が適当である。
第６図は、上述したMISトランジスタを例えば
ソースホロア回路の負荷素子に適用した場合の回
路図である。同図に示した回路は第７図に示しソ
ースホロア回路において、デプレツシヨン型の
MISトランジスタ１０３のゲート端子１１５を電
圧源５５のマイナス端子に接続して、エンハンス
メント型のMISトランジスタ１０１をデプレツシ
ヨン型のMISトランジスタ４９に変えて、ゲート
端子１１５に与えられる入力信号の増幅を行なう
ものである。
ソースホロア回路の負荷素子に適用した場合の回
路図である。同図に示した回路は第７図に示しソ
ースホロア回路において、デプレツシヨン型の
MISトランジスタ１０３のゲート端子１１５を電
圧源５５のマイナス端子に接続して、エンハンス
メント型のMISトランジスタ１０１をデプレツシ
ヨン型のMISトランジスタ４９に変えて、ゲート
端子１１５に与えられる入力信号の増幅を行なう
ものである。
このような回路構成において、本実施例で述べ
たように１／ｆ雑音を低減したMISトランジスタ
をソースホロア回路の負荷素子として用いたの
で、入力信号を正確に増幅することが可能とな
り、ソースホロア回路のＳ／Ｎ比の改善を図るこ
とができる。
たように１／ｆ雑音を低減したMISトランジスタ
をソースホロア回路の負荷素子として用いたの
で、入力信号を正確に増幅することが可能とな
り、ソースホロア回路のＳ／Ｎ比の改善を図るこ
とができる。
第１図はこの発明の一実施例に係るMIS型半導
体装置の回路図、第２図は第１図の構造を示す断
面図、第３図及び第４図は第２図に示したMIS型
半導体装置の電位分布図、第５図は第２図で示し
たMIS型半導体装置におけるｐ型の反転層の形成
を示す断面図、第６図はこの発明のMIS型半導体
装置をソースホロア回路の負荷に適用した場合の
回路図、第７図はMIS型半導体装置の一従来例を
示す構造断面図、第８図は第７図に示した半導体
装置をソースホロア回路の負荷に適用した場合の
回路図である。 （図の主要な部分を表わす符号の説明）、１…
…ＮチヤンネルMIS型式トランジスタ、１１……
電圧源、１９……絶縁膜、２３……チヤンネル領
域、３９……反転層。
体装置の回路図、第２図は第１図の構造を示す断
面図、第３図及び第４図は第２図に示したMIS型
半導体装置の電位分布図、第５図は第２図で示し
たMIS型半導体装置におけるｐ型の反転層の形成
を示す断面図、第６図はこの発明のMIS型半導体
装置をソースホロア回路の負荷に適用した場合の
回路図、第７図はMIS型半導体装置の一従来例を
示す構造断面図、第８図は第７図に示した半導体
装置をソースホロア回路の負荷に適用した場合の
回路図である。 （図の主要な部分を表わす符号の説明）、１…
…ＮチヤンネルMIS型式トランジスタ、１１……
電圧源、１９……絶縁膜、２３……チヤンネル領
域、３９……反転層。
Claims (1)
- １ 同じ第１の導電型の半導体からなるソース、
ドレイン及びチヤネルと、ゲート絶縁膜を介して
前記チヤネル上に形成されたゲート電極を有する
MIS型トランジスタを、前記ゲート電極の電位を
固定とすることにより負荷として用いた半導体装
置であつて、前記ゲート電極を前記第１の導電型
のキヤリアと同一符号の電位に固定することによ
つて、前記チヤネルの上部の導電型が反転し、前
記チヤネルの上部に位置すると共に前記ゲート絶
縁膜に接し、前記導電型とは反対の第２の導電型
を持つ領域が形成されることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060547A JPS61220368A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060547A JPS61220368A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343983A Division JPH088359B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220368A JPS61220368A (ja) | 1986-09-30 |
| JPH0531312B2 true JPH0531312B2 (ja) | 1993-05-12 |
Family
ID=13145420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060547A Granted JPS61220368A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220368A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786568A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 電荷転送装置 |
| JP6110686B2 (ja) * | 2013-02-26 | 2017-04-05 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422751B2 (ja) * | 1972-04-01 | 1979-08-08 | ||
| JPS5011390A (ja) * | 1973-05-30 | 1975-02-05 |
-
1985
- 1985-03-27 JP JP60060547A patent/JPS61220368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220368A (ja) | 1986-09-30 |
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