JPS6024593B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6024593B2 JPS6024593B2 JP51030110A JP3011076A JPS6024593B2 JP S6024593 B2 JPS6024593 B2 JP S6024593B2 JP 51030110 A JP51030110 A JP 51030110A JP 3011076 A JP3011076 A JP 3011076A JP S6024593 B2 JPS6024593 B2 JP S6024593B2
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- JP
- Japan
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- transistor
- channel
- region
- type
- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、ＮＮＮ型（ＰＰＰ型）構造
とＮＮＰ型（ＰＰＮ型）構造を合わせもつトランジスタ
を構成するとともに、このトランジスタを用いた半導体
装置を提供するものである。
とＮＮＰ型（ＰＰＮ型）構造を合わせもつトランジスタ
を構成するとともに、このトランジスタを用いた半導体
装置を提供するものである。
本発明はこの構造とすることにより、ＭＯＳトランジス
タに於いてｇｍ（相互コンダクタンス）の大きなトラン
ジスタを与えることを目的とする。まず、サファイア等
の絶縁基板上に形成されたシリコンに形成されるＳＯＳ
（Ｓｉｌｉｃｏｎ ｏｎＳａｐｐｈｉｒｅ）型トランジ
スタの従釆の構造例を第１図に示す。
タに於いてｇｍ（相互コンダクタンス）の大きなトラン
ジスタを与えることを目的とする。まず、サファイア等
の絶縁基板上に形成されたシリコンに形成されるＳＯＳ
（Ｓｉｌｉｃｏｎ ｏｎＳａｐｐｈｉｒｅ）型トランジ
スタの従釆の構造例を第１図に示す。
以下便宜上Ｎチャンネルトランジスタについて説明する
がＰチャネルに関しても同様である。すなわちサファイ
ア基板１上にＰ型シリコンをェピタキシャル層を形成し
、必要な部分２〜４以外を除去しゲート酸化膜５を介し
ゲート６を設け、該ゲート６をマスクとしてＮ十拡散を
行ないソース２とドレイン４を形成する。以上により構
成されたＮチャネルトランジスタの電圧・電流（ＶＤｏ
−ｌｏｏ）特性を第２図に示す。閥値電圧（ＶＴ）以上
の電位をゲートに与え、ソースを接地し、ドレィンに正
電位Ｖｏｏを与えると、ゲート電位ＶＧの増加に従いソ
ース・ドレィン間に電流１。。が流れる。Ｖ血に増加に
よってｌｏｏが増加する非飽和領域ＡとＶｏｏが増加し
てもｌｏｏが殆ど増加しない飽和領域Ｂとがある。第３
図に第１図の構造のトランジスタを用いたＳＯＳ型ＣＭ
ＯＳの従釆の構造例を示す。
がＰチャネルに関しても同様である。すなわちサファイ
ア基板１上にＰ型シリコンをェピタキシャル層を形成し
、必要な部分２〜４以外を除去しゲート酸化膜５を介し
ゲート６を設け、該ゲート６をマスクとしてＮ十拡散を
行ないソース２とドレイン４を形成する。以上により構
成されたＮチャネルトランジスタの電圧・電流（ＶＤｏ
−ｌｏｏ）特性を第２図に示す。閥値電圧（ＶＴ）以上
の電位をゲートに与え、ソースを接地し、ドレィンに正
電位Ｖｏｏを与えると、ゲート電位ＶＧの増加に従いソ
ース・ドレィン間に電流１。。が流れる。Ｖ血に増加に
よってｌｏｏが増加する非飽和領域ＡとＶｏｏが増加し
てもｌｏｏが殆ど増加しない飽和領域Ｂとがある。第３
図に第１図の構造のトランジスタを用いたＳＯＳ型ＣＭ
ＯＳの従釆の構造例を示す。
サファイア基板１にＮ型シリコンをェピタキシャル形成
し、必要な部分２〜７以外を除去しＮチャネルトランジ
スタを形成するシリコン領域２，３，４にボロン等のＰ
型不純物をイオン注入等により拡散する。或いは逆にＰ
型シリコンをェピタキシャル形成し、Ｐチャネルトラン
ジスタを形成するシリコン領域５，６，７にリン等のＮ
型不純物をイオン注入等により拡散してもよい。ゲート
酸化膜８，１０を介してゲート９，１１を設け、ゲート
９をマスクとして領域２，４にＮ十拡散を、ゲート１１
をマスクとして領域５，７にご拡散をそれぞれほどこし
ソース、ドレィンを形成する。ソース２にＶｓｓ電極、
ドレィン４及び５に共通に出力電極、ソース７にＶｏＤ
電極、ゲート９及び１１に共通に入力電極を設けると、
ＣＭＯＳィンバータが構成される。この第３図のＣＭＯ
Ｓィンバータは独立したＮチャネルとＰチャネルのトラ
ンジスタを形成するので集積回路面積が大きくなるとい
う問題がある。本発明はトランジスタ、ＩＣにおけるよ
り高速化、高密度化、製造の容易さをはかるものである
。
し、必要な部分２〜７以外を除去しＮチャネルトランジ
スタを形成するシリコン領域２，３，４にボロン等のＰ
型不純物をイオン注入等により拡散する。或いは逆にＰ
型シリコンをェピタキシャル形成し、Ｐチャネルトラン
ジスタを形成するシリコン領域５，６，７にリン等のＮ
型不純物をイオン注入等により拡散してもよい。ゲート
酸化膜８，１０を介してゲート９，１１を設け、ゲート
９をマスクとして領域２，４にＮ十拡散を、ゲート１１
をマスクとして領域５，７にご拡散をそれぞれほどこし
ソース、ドレィンを形成する。ソース２にＶｓｓ電極、
ドレィン４及び５に共通に出力電極、ソース７にＶｏＤ
電極、ゲート９及び１１に共通に入力電極を設けると、
ＣＭＯＳィンバータが構成される。この第３図のＣＭＯ
Ｓィンバータは独立したＮチャネルとＰチャネルのトラ
ンジスタを形成するので集積回路面積が大きくなるとい
う問題がある。本発明はトランジスタ、ＩＣにおけるよ
り高速化、高密度化、製造の容易さをはかるものである
。
さて、本発明の一実施例にかかるＳＯＳ型トランジスタ
の一例を第４図とともに説明する。
の一例を第４図とともに説明する。
Ａは断面構造図、Ｂ，Ａの１−１′線は上面図であり、
便宜上、以下はＮ基板について説明するが、Ｐ基板につ
いてはＰ〜Ｎを逆にすると同様に成り立つ。このＳＯＳ
トランジスタの作成を述べると、まず絶系澱基板１、例
えばサファイアの（１１０２）の結晶面に半導体、例え
ばシラン（ＳｉＨ４）ガス等によりＮ型（１００）シリ
コンの厚さ１山肌程度の層をェピタキシャル成長させ、
必要な領域１２〜１４を除くシリコン層を除去するか、
又は熱酸化等により絶縁物に変える。シリコンの表面に
熱酸化により１２００Ａ程度の酸化膜を設け更にその上
からＣＶＤ法により多結晶シリコンを５０００Ａ程度設
け、多結晶シリコンをゲートパターン１６だけ残して除
去し、更にゲートをマスクとして前述の薄い酸化膜を除
去してゲート酸化膜１５を残す。ソースの部分の領域１
２にはリン等のＮ型、ドレィンの部分の領域にはＮ型チ
ャネル形成部の領域１３に接して第４図Ｂに示す１４ａ
の領域にリン等のＮ型と残りの部分の領域１４ｂにボロ
ン等のＰ型の拡散をそれぞれシリコン層底部に達するよ
うに行なう。更に保護膜としてＣＶＤ酸化膜を表面に形
成した後、ソース、ドレィン、ゲート各領域に関口１７
〜１９を設けて電極配線をほどこし電極端子とする。こ
れでＮチャネルＭＯＢトランジスタが構成された。この
トランジスタは、領域１２，１３，１４ａよりなり断面
構造がＮＮＮのＮチャネル（ｄｅｅｐｄｅｐｌｅｔｉｏ
ｎ型）の第１のトランジスタと、領域１２，１３，１４
ｂよりなり断面構造がＮＮＰの第２のトランジスタとの
並列である。
便宜上、以下はＮ基板について説明するが、Ｐ基板につ
いてはＰ〜Ｎを逆にすると同様に成り立つ。このＳＯＳ
トランジスタの作成を述べると、まず絶系澱基板１、例
えばサファイアの（１１０２）の結晶面に半導体、例え
ばシラン（ＳｉＨ４）ガス等によりＮ型（１００）シリ
コンの厚さ１山肌程度の層をェピタキシャル成長させ、
必要な領域１２〜１４を除くシリコン層を除去するか、
又は熱酸化等により絶縁物に変える。シリコンの表面に
熱酸化により１２００Ａ程度の酸化膜を設け更にその上
からＣＶＤ法により多結晶シリコンを５０００Ａ程度設
け、多結晶シリコンをゲートパターン１６だけ残して除
去し、更にゲートをマスクとして前述の薄い酸化膜を除
去してゲート酸化膜１５を残す。ソースの部分の領域１
２にはリン等のＮ型、ドレィンの部分の領域にはＮ型チ
ャネル形成部の領域１３に接して第４図Ｂに示す１４ａ
の領域にリン等のＮ型と残りの部分の領域１４ｂにボロ
ン等のＰ型の拡散をそれぞれシリコン層底部に達するよ
うに行なう。更に保護膜としてＣＶＤ酸化膜を表面に形
成した後、ソース、ドレィン、ゲート各領域に関口１７
〜１９を設けて電極配線をほどこし電極端子とする。こ
れでＮチャネルＭＯＢトランジスタが構成された。この
トランジスタは、領域１２，１３，１４ａよりなり断面
構造がＮＮＮのＮチャネル（ｄｅｅｐｄｅｐｌｅｔｉｏ
ｎ型）の第１のトランジスタと、領域１２，１３，１４
ｂよりなり断面構造がＮＮＰの第２のトランジスタとの
並列である。
この第４図のトランジスタはソース領域１２を接地（Ｖ
ｓｓ）し、ドレイン領域に正電位（Ｖｏｏ）、ゲート１
６に正電位（ＶＧ）を印加するとＮチャネルトランジス
タとして動作するが、その電圧・電流特性を第５図に示
す。曲線１はＮチャネル（ｄｅｅｐｄｅｐｌｅｔｉｏｎ
型）の第１のトランジスタ（第４図の１２，１３，１４
ａ）の部分を流れる電流、曲線川ま第２のトランジスタ
（第４図の１２，１３，１４ｂ）の部分を流れる電流、
曲線肌ま本発明にかかる第４図のトランジスタの電流を
示し、ｍは前二者の加算となっている。動作原理を次に
説明する。
ｓｓ）し、ドレイン領域に正電位（Ｖｏｏ）、ゲート１
６に正電位（ＶＧ）を印加するとＮチャネルトランジス
タとして動作するが、その電圧・電流特性を第５図に示
す。曲線１はＮチャネル（ｄｅｅｐｄｅｐｌｅｔｉｏｎ
型）の第１のトランジスタ（第４図の１２，１３，１４
ａ）の部分を流れる電流、曲線川ま第２のトランジスタ
（第４図の１２，１３，１４ｂ）の部分を流れる電流、
曲線肌ま本発明にかかる第４図のトランジスタの電流を
示し、ｍは前二者の加算となっている。動作原理を次に
説明する。
Ｎチャネルの第１のトランジスタはチャンネルが形成さ
れる領域１３もＮ型であるので、ＶＧ＝ＯＶでも電流は
若干流れるが、Ｖｃが大きくなると、ｌｏｏがＶｏＤに
比例して上昇する非飽和領域とＶＤｏが増加しても殆ど
ｌｏｏが増加しない飽和領域とを有し、第５図１の特性
となる。
れる領域１３もＮ型であるので、ＶＧ＝ＯＶでも電流は
若干流れるが、Ｖｃが大きくなると、ｌｏｏがＶｏＤに
比例して上昇する非飽和領域とＶＤｏが増加しても殆ど
ｌｏｏが増加しない飽和領域とを有し、第５図１の特性
となる。
この時の電流は少数キャリアに基〈電流である。つぎに
、第２のトランジスタは、第５図０のごとく順方向耐圧
が０．６ＶであるのでＶ血２０．６Ｖの時は電流が流れ
るが、ドレィン境界のチャネル形成部の電位がＶｏｏ−
０．６ＶとなっているのでＶｃ＜Ｖｏｏ−０．６Ｖであ
ればチャネル領域１ ３に対して実効的にＶＧが負とな
る為に空乏層が形成され電流が流れにくくなる。
、第２のトランジスタは、第５図０のごとく順方向耐圧
が０．６ＶであるのでＶ血２０．６Ｖの時は電流が流れ
るが、ドレィン境界のチャネル形成部の電位がＶｏｏ−
０．６ＶとなっているのでＶｃ＜Ｖｏｏ−０．６Ｖであ
ればチャネル領域１ ３に対して実効的にＶＧが負とな
る為に空乏層が形成され電流が流れにくくなる。
この時の電流は多数キャリアに基〈電流である。従って
、領域１３の厚みが薄ければＶｃ＝ＯＶの時、空乏化さ
れ電子密度が小さくｌｏｏこ０とすることができる。Ｐ
Ｎ接合の順万向電流は極めて大きいが、ＳＯＳ型の場合
ＰＮ接合面積が十分小さいのと、第４図のようにゲート
を設けることによってＳＯＳ型ＭＯＳトランジスタの２
〜３倍のＩＤｏとなる。すなわち、この構造の第２のト
ランジスタにおいて、ソース１２を接地し、ドレィン１
４ａ，１４ｂに正電位ＶＤｏを与えると、領域１２，１
３，１４ｂが各々ＮＮＰとなっている為、領域１３と１
４ｂのＰＮ接合が日頃方向にバイアスされＶｏｏがＰＮ
接合の順方向耐圧（０．６Ｖ）を越えるとソース・ドレ
ィン電流ｌｏｏが流れる。
、領域１３の厚みが薄ければＶｃ＝ＯＶの時、空乏化さ
れ電子密度が小さくｌｏｏこ０とすることができる。Ｐ
Ｎ接合の順万向電流は極めて大きいが、ＳＯＳ型の場合
ＰＮ接合面積が十分小さいのと、第４図のようにゲート
を設けることによってＳＯＳ型ＭＯＳトランジスタの２
〜３倍のＩＤｏとなる。すなわち、この構造の第２のト
ランジスタにおいて、ソース１２を接地し、ドレィン１
４ａ，１４ｂに正電位ＶＤｏを与えると、領域１２，１
３，１４ｂが各々ＮＮＰとなっている為、領域１３と１
４ｂのＰＮ接合が日頃方向にバイアスされＶｏｏがＰＮ
接合の順方向耐圧（０．６Ｖ）を越えるとソース・ドレ
ィン電流ｌｏｏが流れる。
この場合チャンネルは領域１３の内部に形成され、多数
キャリアの導電チャンネルが形成されゲート電位ＶＧが
ゼロの時はドレィンとの境界付近の領域１３よりなるチ
ャネル形成部には実効的にＶＧが負となるので空乏層が
広がりＩＤＤは殆ど流れない。ＶＧ増加に伴って、チャ
ネル形成部１３に多数キャリアの蓄積が起こり多数キャ
リアによるドレィン電流が流れやすくなる。一定のＶｏ
に対してはＶＤｏが増加すると通常のＭＯＳと同様、電
界集中が生じて、ｌｏＤが飽和する傾向を示す。第１図
のトランジスタの通常のＩＤｏ−ＶｏＤ特性と比較する
と、ＩｏｏはＶｏｏ２０．６Ｖから急激に増加し、Ｖｏ
ｏ》０．６Ｖで飽和の傾向をすことになり、Ｖｏｏ＞２
〜３Ｖで従来構造の反転層によるＭＯＳトランジスタよ
りも大きな電流を流す能力がある。以上はＮチャネルに
ついて説明したがＰとＮを逆に構成してＰチャネルを形
成しても同様の特徴である。
キャリアの導電チャンネルが形成されゲート電位ＶＧが
ゼロの時はドレィンとの境界付近の領域１３よりなるチ
ャネル形成部には実効的にＶＧが負となるので空乏層が
広がりＩＤＤは殆ど流れない。ＶＧ増加に伴って、チャ
ネル形成部１３に多数キャリアの蓄積が起こり多数キャ
リアによるドレィン電流が流れやすくなる。一定のＶｏ
に対してはＶＤｏが増加すると通常のＭＯＳと同様、電
界集中が生じて、ｌｏＤが飽和する傾向を示す。第１図
のトランジスタの通常のＩＤｏ−ＶｏＤ特性と比較する
と、ＩｏｏはＶｏｏ２０．６Ｖから急激に増加し、Ｖｏ
ｏ》０．６Ｖで飽和の傾向をすことになり、Ｖｏｏ＞２
〜３Ｖで従来構造の反転層によるＭＯＳトランジスタよ
りも大きな電流を流す能力がある。以上はＮチャネルに
ついて説明したがＰとＮを逆に構成してＰチャネルを形
成しても同様の特徴である。
本発明にかかる第４図のトランジスタは以上説明した第
１、第２のトランジスタの並列であるのでＶｏｏ＞０．
６Ｖでは２つのｌｏｏが加算され、通常の２〜３倍の電
流が流れ、実効的に大きな鰹ｍ（相互コンダクタンス）
を有することになる。
１、第２のトランジスタの並列であるのでＶｏｏ＞０．
６Ｖでは２つのｌｏｏが加算され、通常の２〜３倍の電
流が流れ、実効的に大きな鰹ｍ（相互コンダクタンス）
を有することになる。
つぎに第４図のトランジスタを用いた本発明にかかる他
の実施例のＳＯＳ相補型（ＣＭＯＳ）トランジスタを第
６図に示す。第６図ＡはＢの１一１′線断面構造図、Ｂ
は上面図であり便宜上長初にＮ型シリコン層を用いる場
合を説明するが、Ｐ型シリコン層を用いてもＰとＮを逆
にすれば同様である。サファイア等の結晶性縦蕪該基板
１上に領域１２，１３，１４ａ，１４ｂ，２２，２３，
２４を形成するために選択的に設けられた厚さ１一肌程
度のＮ型シリコン層にゲート絶縁膜１５，２５を介して
多結晶シリコン等のゲート１６，２６を設け、領域１２
にＮ＋拡散、領域１４ａに．Ｎ十拡散、領域１４ｂにＰ
＋拡散、領域２２，２４にＰ十拡散をそれぞれシリコン
基板底部に達するように行なう。保護膜としてＣＶＤ酸
化膜（図示せず）等を表面に形成したのち、ゲ−ト及び
ゲート１６，２６で仕切られた三つの領域１２，１４ａ
，１４ｂと２４，２２の各々の表面の該ＣＶＤ酸化膜（
図示せず）の１部を除去し電極金属（図示せず）を設け
る。この場合、１４ａと１４ｂは電極により共通配線を
ほどこす。ここで、第６図のィンバータは領域１２をソ
ース、領域１３をチャネル形成部、領域１４ａ，１４ｂ
をドレィンとする第４図に記載のトランジスタと、領域
２４をドレィン、２３をチャンネル形成部、領域２２を
ソースとする通常のＰチャンネルＰＮＰＭＯＳトランジ
スタよりなるものであり、２７，２８は共通ゲート、ソ
ース電極端子、１９は出力端子である。
の実施例のＳＯＳ相補型（ＣＭＯＳ）トランジスタを第
６図に示す。第６図ＡはＢの１一１′線断面構造図、Ｂ
は上面図であり便宜上長初にＮ型シリコン層を用いる場
合を説明するが、Ｐ型シリコン層を用いてもＰとＮを逆
にすれば同様である。サファイア等の結晶性縦蕪該基板
１上に領域１２，１３，１４ａ，１４ｂ，２２，２３，
２４を形成するために選択的に設けられた厚さ１一肌程
度のＮ型シリコン層にゲート絶縁膜１５，２５を介して
多結晶シリコン等のゲート１６，２６を設け、領域１２
にＮ＋拡散、領域１４ａに．Ｎ十拡散、領域１４ｂにＰ
＋拡散、領域２２，２４にＰ十拡散をそれぞれシリコン
基板底部に達するように行なう。保護膜としてＣＶＤ酸
化膜（図示せず）等を表面に形成したのち、ゲ−ト及び
ゲート１６，２６で仕切られた三つの領域１２，１４ａ
，１４ｂと２４，２２の各々の表面の該ＣＶＤ酸化膜（
図示せず）の１部を除去し電極金属（図示せず）を設け
る。この場合、１４ａと１４ｂは電極により共通配線を
ほどこす。ここで、第６図のィンバータは領域１２をソ
ース、領域１３をチャネル形成部、領域１４ａ，１４ｂ
をドレィンとする第４図に記載のトランジスタと、領域
２４をドレィン、２３をチャンネル形成部、領域２２を
ソースとする通常のＰチャンネルＰＮＰＭＯＳトランジ
スタよりなるものであり、２７，２８は共通ゲート、ソ
ース電極端子、１９は出力端子である。
さて、この装置において、領域１２を接地（Ｖｓｓ）し
、電極１４に正電位（Ｖ。
、電極１４に正電位（Ｖ。
。）を与え、ゲート１６，２６にゲート電位（ＶＧ）を
与えると出力電極１９にはゲート入力信号のインバート
（反転）信号を出力する。このィンバータは、Ｎチャネ
ル側に本発明の第４図のＮチャネルトランジスタを配し
、Ｐチャネル側に通常のェンハンス型Ｐチャネルトラン
ジスタを配したものであるが、逆にＮチャネル側に通常
のェンハンス型Ｎチャネルトランジスタを配し、Ｐチャ
ネル側に本発明のＰチャネルトランジスタを配してもよ
い。
与えると出力電極１９にはゲート入力信号のインバート
（反転）信号を出力する。このィンバータは、Ｎチャネ
ル側に本発明の第４図のＮチャネルトランジスタを配し
、Ｐチャネル側に通常のェンハンス型Ｐチャネルトラン
ジスタを配したものであるが、逆にＮチャネル側に通常
のェンハンス型Ｎチャネルトランジスタを配し、Ｐチャ
ネル側に本発明のＰチャネルトランジスタを配してもよ
い。
以上のように本発明による半導体装置は、ＩＶｃｌミ０
．６Ｖ（ＰＮ接合の耐圧）に於いて第１のトランジスタ
（第４図の１２，１３，１４ａ）が電流（アィドリング
電流）を流すので低電圧動作でき、且つＩＶＧＩミ０．
６Ｖでは第２のトランジスタ（第４図の１２，１３，１
４ｂ）が大電流を流すので高速動作が可能であるという
すぐれた特性を実現するものである。
．６Ｖ（ＰＮ接合の耐圧）に於いて第１のトランジスタ
（第４図の１２，１３，１４ａ）が電流（アィドリング
電流）を流すので低電圧動作でき、且つＩＶＧＩミ０．
６Ｖでは第２のトランジスタ（第４図の１２，１３，１
４ｂ）が大電流を流すので高速動作が可能であるという
すぐれた特性を実現するものである。
第１図はＳＯＳ型ＭＯＳトランジスタの従来の構造図、
第２図は第１図の素子の電圧、電流特性図、第３図はＳ
ＯＳ型ＣＭＯＳトランジスタ従来の構造図、第４図は本
発明の一実施例にかかるＳＯＳ型ＭＯＳトランジスタの
構造を示し、ＡはＢの１−１′線断面構造図、Ｂは上面
図、第５図は第４図の素子の電圧、電流特性図、第６図
は本発明の実施例にかかるＳＯＳ型ＣＭＯＳトランジス
タの構造を示し、ＡはＢの１一１′線断面構造図、．Ｂ
は上面図である。 １…・・・絶縁性サファイア基板、１２，１３・・・・
・・ソース、チャンネル形成領域、１４３・・・・・・
第１のトランジスタのドレィン領域、１４ｂ…・・・第
２のトランジスタのドレイン領域、１５，２５・・・・
・・ゲート絶縁膜、１６，２６・・・・・・ゲート、１
９・・・・・・出力電極、２３・・・・・・チャンネル
形成領域、２４，２８・・・・・・Ｐ型領域、２７・・
・・・・入力電極。 第１図第２図 第３図 第４図 第５図 第６図
第２図は第１図の素子の電圧、電流特性図、第３図はＳ
ＯＳ型ＣＭＯＳトランジスタ従来の構造図、第４図は本
発明の一実施例にかかるＳＯＳ型ＭＯＳトランジスタの
構造を示し、ＡはＢの１−１′線断面構造図、Ｂは上面
図、第５図は第４図の素子の電圧、電流特性図、第６図
は本発明の実施例にかかるＳＯＳ型ＣＭＯＳトランジス
タの構造を示し、ＡはＢの１一１′線断面構造図、．Ｂ
は上面図である。 １…・・・絶縁性サファイア基板、１２，１３・・・・
・・ソース、チャンネル形成領域、１４３・・・・・・
第１のトランジスタのドレィン領域、１４ｂ…・・・第
２のトランジスタのドレイン領域、１５，２５・・・・
・・ゲート絶縁膜、１６，２６・・・・・・ゲート、１
９・・・・・・出力電極、２３・・・・・・チャンネル
形成領域、２４，２８・・・・・・Ｐ型領域、２７・・
・・・・入力電極。 第１図第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 絶縁基板上に選択的に設けられた第一導電型半導体
基板上にゲート絶縁膜を介してゲートを設けて上記半導
体基板を二領域に分け、この二領域の一方に第一導電型
高濃度領域を形成し、上記二領域の他方に上記ゲート絶
縁膜下のチヤネル形成部に隣接して第一及び第二導電型
高濃度領域を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51030110A JPS6024593B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51030110A JPS6024593B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006953A Division JPS60180172A (ja) | 1985-01-18 | 1985-01-18 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52113177A JPS52113177A (en) | 1977-09-22 |
| JPS6024593B2 true JPS6024593B2 (ja) | 1985-06-13 |
Family
ID=12294627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51030110A Expired JPS6024593B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024593B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678157A (en) * | 1979-11-29 | 1981-06-26 | Toshiba Corp | Semiconductor device |
| JPS60186053A (ja) * | 1984-03-06 | 1985-09-21 | Seiko Epson Corp | 薄膜相補型ｍｏｓ回路 |
| JP2562419B2 (ja) * | 1994-09-27 | 1996-12-11 | セイコーエプソン株式会社 | 相補型薄膜トランジスタの製造方法 |
-
1976
- 1976-03-18 JP JP51030110A patent/JPS6024593B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52113177A (en) | 1977-09-22 |
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