JPH05313762A - ボルテージ・レギュレータ - Google Patents
ボルテージ・レギュレータInfo
- Publication number
- JPH05313762A JPH05313762A JP4116341A JP11634192A JPH05313762A JP H05313762 A JPH05313762 A JP H05313762A JP 4116341 A JP4116341 A JP 4116341A JP 11634192 A JP11634192 A JP 11634192A JP H05313762 A JPH05313762 A JP H05313762A
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- JP
- Japan
- Prior art keywords
- power
- voltage
- error amplifier
- circuit
- voltage regulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 パワーＯＮ／ＯＦＦ回路を有するボルテージ
・レギュレータの、パワーＯＮ時のオーバー・シュート
を抑制する。 【構成】 パワーＯＮ／ＯＦＦ回路からの信号線に微分
回路７を設け、パワーＯＮの瞬間に微分回路７で発生さ
れる信号によって、誤差増幅器８に付加されたＭＯＳト
ランジスタをＯＮさせてボルテージ・レギュレータの誤
差増幅器８に流す電流を増加させて、応答特性を向上さ
せることで、パワーＯＮ時のボルテージ・レギュレータ
のオーバー・シュートを抑制する。
・レギュレータの、パワーＯＮ時のオーバー・シュート
を抑制する。 【構成】 パワーＯＮ／ＯＦＦ回路からの信号線に微分
回路７を設け、パワーＯＮの瞬間に微分回路７で発生さ
れる信号によって、誤差増幅器８に付加されたＭＯＳト
ランジスタをＯＮさせてボルテージ・レギュレータの誤
差増幅器８に流す電流を増加させて、応答特性を向上さ
せることで、パワーＯＮ時のボルテージ・レギュレータ
のオーバー・シュートを抑制する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳモノリシック
ＩＣ化されたボルテージ・レギュレータに関するもので
ある。
ＩＣ化されたボルテージ・レギュレータに関するもので
ある。
【０００２】
【従来の技術】従来、図２に示すようにトランジスタＭ
1 〜Ｍ5 で構成される誤差増幅器８に流れる電流値は、
パワーＯＦＦ時（パワーＯＮ／ＯＦＦ端子２の電圧がＬ
ｏｗの時）に基準電圧回路１の出力端子３がＬｏｗとな
るためゼロになる。逆にパワーＯＮ時（パワーＯＮ／Ｏ
ＦＦ端子２の電圧がＨｉｇｈの時）には、基準電圧回路
１の出力端子３には、一定の電圧が生じるため、トラン
ジスタＭ5 には、一定の電流が流れる。
1 〜Ｍ5 で構成される誤差増幅器８に流れる電流値は、
パワーＯＦＦ時（パワーＯＮ／ＯＦＦ端子２の電圧がＬ
ｏｗの時）に基準電圧回路１の出力端子３がＬｏｗとな
るためゼロになる。逆にパワーＯＮ時（パワーＯＮ／Ｏ
ＦＦ端子２の電圧がＨｉｇｈの時）には、基準電圧回路
１の出力端子３には、一定の電圧が生じるため、トラン
ジスタＭ5 には、一定の電流が流れる。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術の
場合、パワーＯＮ／ＯＦＦ端子２をＬｏｗからＨｉｇｈ
に切り換えた時、レギュレータの出力端子４に大きなオ
ーバー・シュート（定常状態でのレギュレータの出力電
圧に対する増加分）を発生する。このオーバー・シュー
トを抑えるには、トランジスタＭ1 〜Ｍ5 で構成される
誤差増幅器８の応答速度を高める必要がある。トランジ
スタＭ5 の電流値をＩ5、誤差増幅器８の負荷となる出
力トランジスタＭ6 のゲート容量をＣとすれば、誤差増
幅器８の応答速度を示す指標となるスルー・レートＳＲ
は、式（１）で表わされる。
場合、パワーＯＮ／ＯＦＦ端子２をＬｏｗからＨｉｇｈ
に切り換えた時、レギュレータの出力端子４に大きなオ
ーバー・シュート（定常状態でのレギュレータの出力電
圧に対する増加分）を発生する。このオーバー・シュー
トを抑えるには、トランジスタＭ1 〜Ｍ5 で構成される
誤差増幅器８の応答速度を高める必要がある。トランジ
スタＭ5 の電流値をＩ5、誤差増幅器８の負荷となる出
力トランジスタＭ6 のゲート容量をＣとすれば、誤差増
幅器８の応答速度を示す指標となるスルー・レートＳＲ
は、式（１）で表わされる。
【０００４】 ＳＲ＝Ｉ5 ／Ｃ …（１） 式（１）から明らかなように、誤差増幅器８の応答速度
を高めるには、Ｉ5 を大きくし、Ｃを小さくすればよ
い。ところがＣを小さくすることは、出力トランジスタ
Ｍ6 のゲート面積を小さくすることであり、これはボル
テージ・レギュレータの出力電流の低下を招き、またＩ
5 を大きくすることは、ボルテージ・レギュレータの消
費電流の増大を招き、どちらもボルテージ・レギュレー
タの性能を低下させることになる。
を高めるには、Ｉ5 を大きくし、Ｃを小さくすればよ
い。ところがＣを小さくすることは、出力トランジスタ
Ｍ6 のゲート面積を小さくすることであり、これはボル
テージ・レギュレータの出力電流の低下を招き、またＩ
5 を大きくすることは、ボルテージ・レギュレータの消
費電流の増大を招き、どちらもボルテージ・レギュレー
タの性能を低下させることになる。
【０００５】すなわち、ボルテージ・レギュレータの性
能を低下させないと、パワーＯＮ／ＯＦＦ端子２をＬｏ
ｗ→Ｈｉｇｈに切り換えた時の、レギュレータの出力端
子４のオーバー・シュートを抑えることができないとい
う課題があった。そこで、この発明の目的は従来のこの
ような課題を解決するため、ボルテージ・レギュレータ
の性能を低下させることなく、パワーＯＮ／ＯＦＦ端子
をＬｏｗ→Ｈｉｇｈに切り換えた時のオーバー・シュー
トを小さく抑えることである。
能を低下させないと、パワーＯＮ／ＯＦＦ端子２をＬｏ
ｗ→Ｈｉｇｈに切り換えた時の、レギュレータの出力端
子４のオーバー・シュートを抑えることができないとい
う課題があった。そこで、この発明の目的は従来のこの
ような課題を解決するため、ボルテージ・レギュレータ
の性能を低下させることなく、パワーＯＮ／ＯＦＦ端子
をＬｏｗ→Ｈｉｇｈに切り換えた時のオーバー・シュー
トを小さく抑えることである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、この発明は誤差増幅器と、パワーＯＮ／ＯＦＦ回路
を含むＣＭＯＳモノリシックＩＣ化されたボルテージ・
レギュレータにおいて、パワーＯＮ／ＯＦＦ回路からの
信号線に微分回路を設け、パワーＯＮの瞬間に前記微分
回路から発生される信号を用いて、誤差増幅器の電流を
増加させることで、パワーＯＮ時のボルテージ・レギュ
レータのオーバー・シュートを抑え、かつ定常状態での
低消費電流化が図れるようにした。
に、この発明は誤差増幅器と、パワーＯＮ／ＯＦＦ回路
を含むＣＭＯＳモノリシックＩＣ化されたボルテージ・
レギュレータにおいて、パワーＯＮ／ＯＦＦ回路からの
信号線に微分回路を設け、パワーＯＮの瞬間に前記微分
回路から発生される信号を用いて、誤差増幅器の電流を
増加させることで、パワーＯＮ時のボルテージ・レギュ
レータのオーバー・シュートを抑え、かつ定常状態での
低消費電流化が図れるようにした。
【０００７】
【作用】上記のように構成されたボルテージ・レギュレ
ータにおいては、パワーＯＮの瞬間のみ、ボルテージ・
レギュレータの誤差増幅器の電流値が増加して、パワー
ＯＮ時のオーバー・シュートは抑えられ、かつ定常状態
では低消費電流で動作することとなる。
ータにおいては、パワーＯＮの瞬間のみ、ボルテージ・
レギュレータの誤差増幅器の電流値が増加して、パワー
ＯＮ時のオーバー・シュートは抑えられ、かつ定常状態
では低消費電流で動作することとなる。
【０００８】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１において、パワーＯＮ／ＯＦＦ端子２を
Ｈｉｇｈにする（パワーＯＮ時）と、インバータ５の出
力Ｖ5 はＬｏｗになり、トランジスタＭ7 はＯＮ、トラ
ンジスタＭ8 はＯＦＦし、インバータ６の出力はＨｉｇ
ｈとなるので、トランジスタＭ9 はＯＦＦし、ボルテー
ジ・レギュレータは動作する。逆にパワーＯＮ／ＯＦＦ
端子２をＬｏｗ（パワーＯＦＦ時）にすると、トランジ
スタＭ7 〜Ｍ9 のＯＮ／ＯＦＦが反転し、ボルテージ・
レギュレータは動作しなくなる。
説明する。図１において、パワーＯＮ／ＯＦＦ端子２を
Ｈｉｇｈにする（パワーＯＮ時）と、インバータ５の出
力Ｖ5 はＬｏｗになり、トランジスタＭ7 はＯＮ、トラ
ンジスタＭ8 はＯＦＦし、インバータ６の出力はＨｉｇ
ｈとなるので、トランジスタＭ9 はＯＦＦし、ボルテー
ジ・レギュレータは動作する。逆にパワーＯＮ／ＯＦＦ
端子２をＬｏｗ（パワーＯＦＦ時）にすると、トランジ
スタＭ7 〜Ｍ9 のＯＮ／ＯＦＦが反転し、ボルテージ・
レギュレータは動作しなくなる。
【０００９】図１の回路では、パワーＯＮ／ＯＦＦ端子
２の電圧によって変化するインバータ６の出力端子コン
デンサＣ1 を結線し、そのコンデンサＣ1 の他端に抵抗
Ｒ3を接続し、その抵抗Ｒ3 の他端をトランジスタＭ5
のソースに結線してコンデンサＣ1 と抵抗Ｒ3 で構成さ
れる微分回路と、トランジスタＭ5 のソース・ドレイン
を、ソース・ドレインとし、コンデンサＣ1 と抵抗Ｒ3
の接続点をゲートとするトランジスタＭ10が付加されて
いる。
２の電圧によって変化するインバータ６の出力端子コン
デンサＣ1 を結線し、そのコンデンサＣ1 の他端に抵抗
Ｒ3を接続し、その抵抗Ｒ3 の他端をトランジスタＭ5
のソースに結線してコンデンサＣ1 と抵抗Ｒ3 で構成さ
れる微分回路と、トランジスタＭ5 のソース・ドレイン
を、ソース・ドレインとし、コンデンサＣ1 と抵抗Ｒ3
の接続点をゲートとするトランジスタＭ10が付加されて
いる。
【００１０】ここで、定常状態ではインバータ６の出力
電圧Ｖ6 は、ＨｉｇｈあるいはＬｏｗに固定されている
ため、抵抗Ｒ3 には電流は流れず、抵抗Ｒ3 に電流が流
れないということは、トランジスタＭ10のゲート・ソー
ス間電圧はゼロとなり、トランジスタＭ10にも電流は流
れない。すなわち、定常状態においては、図１のボルテ
ージ・レギュレータの消費電流は図２の従来のボルテー
ジ・レギュレータの消費電流と等しい。
電圧Ｖ6 は、ＨｉｇｈあるいはＬｏｗに固定されている
ため、抵抗Ｒ3 には電流は流れず、抵抗Ｒ3 に電流が流
れないということは、トランジスタＭ10のゲート・ソー
ス間電圧はゼロとなり、トランジスタＭ10にも電流は流
れない。すなわち、定常状態においては、図１のボルテ
ージ・レギュレータの消費電流は図２の従来のボルテー
ジ・レギュレータの消費電流と等しい。
【００１１】図３のように、パワーＯＮ／ＯＦＦ端子２
の電圧ＶP がＬｏｗ→Ｈｉｇｈになる時、インバータ６
の出力電圧Ｖ6 もＬｏｗ→Ｈｉｇｈになる。この時、コ
ンデンサＣ1 の電荷は保存されるため、コンデンサＣ1
と抵抗Ｒ3 の接続点の電圧Ｖ CRは上昇し、その後、Ｃ1
×Ｒ3 の時定数（例えば、Ｃ1 ＝１０ｐＦ、Ｒ3 ＝１０
ＭΩとすると、０．１ｍｓｅｃの時定数）で下降する。
の電圧ＶP がＬｏｗ→Ｈｉｇｈになる時、インバータ６
の出力電圧Ｖ6 もＬｏｗ→Ｈｉｇｈになる。この時、コ
ンデンサＣ1 の電荷は保存されるため、コンデンサＣ1
と抵抗Ｒ3 の接続点の電圧Ｖ CRは上昇し、その後、Ｃ1
×Ｒ3 の時定数（例えば、Ｃ1 ＝１０ｐＦ、Ｒ3 ＝１０
ＭΩとすると、０．１ｍｓｅｃの時定数）で下降する。
【００１２】このパワーＯＮ／ＯＦＦ端子２が、Ｌｏｗ
→Ｈｉｇｈになってから、電圧ＶCRが下がるまでの間
は、トランジスタＭ10がＯＮし、その電流Ｉ10が誤差増
幅器８に流れる。この時の誤差増幅器８のスルー・レー
トＳＲは、（１）の式と同様に（２）式で表わされる。
→Ｈｉｇｈになってから、電圧ＶCRが下がるまでの間
は、トランジスタＭ10がＯＮし、その電流Ｉ10が誤差増
幅器８に流れる。この時の誤差増幅器８のスルー・レー
トＳＲは、（１）の式と同様に（２）式で表わされる。
【００１３】 ＳＲ＝（Ｉ5 ＋Ｉ10）／Ｃ …（２） （２）式から明らかなように、トランジスタＭ10の電流
Ｉ10の分だけ、スルー・レートが改善されることにな
る。すなわち、パワーＯＮの瞬間のみ誤差増幅器８の応
答特性を高めることで、パワーＯＮ時のボルテージ・レ
ギュレータのオーバー・シュートを小さく抑えることが
でき、かつ、定常状態では従来どおりの低消費電流で動
作させることができる。
Ｉ10の分だけ、スルー・レートが改善されることにな
る。すなわち、パワーＯＮの瞬間のみ誤差増幅器８の応
答特性を高めることで、パワーＯＮ時のボルテージ・レ
ギュレータのオーバー・シュートを小さく抑えることが
でき、かつ、定常状態では従来どおりの低消費電流で動
作させることができる。
【００１４】なお、図１では抵抗Ｒ3 とコンデンサＣ1
で微分回路を構成しているが、抵抗Ｒ3 の代わりにデプ
レッション・トランジスタのドレインをＭ10のゲートに
結線し、ゲートとソースをＭ10のソースに結線しても同
等の効果があることは明らかである。
で微分回路を構成しているが、抵抗Ｒ3 の代わりにデプ
レッション・トランジスタのドレインをＭ10のゲートに
結線し、ゲートとソースをＭ10のソースに結線しても同
等の効果があることは明らかである。
【００１５】
【発明の効果】この発明は、以上説明したようにパワー
ＯＮの瞬間のみボルテージ・レギュレータの誤差増幅器
に流す電流値を増加させたので、パワーＯＮ時のボルテ
ージ・レギュレータのオーバー・シュートを抑制し、か
つ定常状態では従来と同じ低消費電流で動作させること
ができるという効果がある。
ＯＮの瞬間のみボルテージ・レギュレータの誤差増幅器
に流す電流値を増加させたので、パワーＯＮ時のボルテ
ージ・レギュレータのオーバー・シュートを抑制し、か
つ定常状態では従来と同じ低消費電流で動作させること
ができるという効果がある。
【図１】本発明のパワーＯＮ／ＯＦＦ回路付ボルテージ
・レギュレータの回路図である。
・レギュレータの回路図である。
【図２】従来のパワーＯＮ／ＯＦＦ回路付ボルテージ・
レギュレータの回路図である。
レギュレータの回路図である。
【図３】本発明のボルテージ・レギュレータの動作を示
すタイムチャートである。
すタイムチャートである。
１ 基準電圧回路 ２ パワーＯＮ／ＯＦＦ端子 ３ 基準電圧の出力端子 ４ ボルテージ・レギュレータの出力端子 ５、６ インバータ回路 ７ 微分回路 ８ 誤差増幅器
Claims (1)
- 【請求項１】 誤差増幅器と、前記誤差増幅器の一方の
入力端子に接続される基準電圧回路と、電圧供給端子と
電圧出力端子との間に接続される出力トランジスタと、
前記電圧出力端子に順次接続され、かつ接続点が前記誤
差増幅器の他の入力端子に接続される第１と第２の抵抗
からなる分割抵抗と、パワーＯＮ／ＯＦＦ端子からの信
号を入力とする微分回路と、前記誤差増幅器に付加され
て、微１回路からの出力信号をゲートに入力するＭＯＳ
トランジスタとからなるボルテージ・レギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116341A JPH05313762A (ja) | 1992-05-08 | 1992-05-08 | ボルテージ・レギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116341A JPH05313762A (ja) | 1992-05-08 | 1992-05-08 | ボルテージ・レギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313762A true JPH05313762A (ja) | 1993-11-26 |
Family
ID=14684552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116341A Pending JPH05313762A (ja) | 1992-05-08 | 1992-05-08 | ボルテージ・レギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114115408A (zh) * | 2020-08-25 | 2022-03-01 | 三美电机株式会社 | 调节器用半导体集成电路 |
| JP2023072483A (ja) * | 2021-11-12 | 2023-05-24 | ミツミ電機株式会社 | 半導体集積回路装置 |
-
1992
- 1992-05-08 JP JP4116341A patent/JPH05313762A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114115408A (zh) * | 2020-08-25 | 2022-03-01 | 三美电机株式会社 | 调节器用半导体集成电路 |
| EP3961343A1 (en) | 2020-08-25 | 2022-03-02 | Mitsumi Electric Co., Ltd. | Semiconductor integrated circuit for regulator |
| US11695338B2 (en) | 2020-08-25 | 2023-07-04 | Mitsumi Electric Co., Ltd. | Semiconductor integrated circuit for a regulator for forming a low current consumption type DC power supply device |
| JP2023072483A (ja) * | 2021-11-12 | 2023-05-24 | ミツミ電機株式会社 | 半導体集積回路装置 |
| US12525939B2 (en) | 2021-11-12 | 2026-01-13 | Mitsumi Electric Co., Ltd. | Semiconductor integrated circuit device |
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