JPH05314009A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH05314009A JPH05314009A JP4114491A JP11449192A JPH05314009A JP H05314009 A JPH05314009 A JP H05314009A JP 4114491 A JP4114491 A JP 4114491A JP 11449192 A JP11449192 A JP 11449192A JP H05314009 A JPH05314009 A JP H05314009A
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- JP
- Japan
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- storage
- processor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/682—Multiprocessor TLB consistency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 マルチプロセッサシステムにおいて、プロセ
ッサが記憶装置上のアドレス変換テーブルや記憶保護キ
ーストレージを書き換えた場合のプロセッサ間の不要な
通信をなくす。 【構成】 プロセッサ１１−１〜１１−Ｎは記憶装置３
を共有している。記憶装置３上にはアドレス変換テーブ
ル３１及び記憶保護キーストレージ３２があるが、該キ
ーストレージ３２に付随してプロセッサ対応のフラグ３
３を設ける。各プロセッサは変換テーブル３１を参照し
て論理／実アドレス対をアドレス変換バッファ（ＴＬ
Ｂ）１１−１〜１１−Ｎに登録する際、フラグ３３の対
応するビットをオンとする。あるプロセッサが変換テー
ブル３１を書き換える際には、フラグ３３を参照し、オ
ンとなっているプロセッサに対してのみＴＬＢの無効化
を指示する。
ッサが記憶装置上のアドレス変換テーブルや記憶保護キ
ーストレージを書き換えた場合のプロセッサ間の不要な
通信をなくす。 【構成】 プロセッサ１１−１〜１１−Ｎは記憶装置３
を共有している。記憶装置３上にはアドレス変換テーブ
ル３１及び記憶保護キーストレージ３２があるが、該キ
ーストレージ３２に付随してプロセッサ対応のフラグ３
３を設ける。各プロセッサは変換テーブル３１を参照し
て論理／実アドレス対をアドレス変換バッファ（ＴＬ
Ｂ）１１−１〜１１−Ｎに登録する際、フラグ３３の対
応するビットをオンとする。あるプロセッサが変換テー
ブル３１を書き換える際には、フラグ３３を参照し、オ
ンとなっているプロセッサに対してのみＴＬＢの無効化
を指示する。
Description
【０００１】
【産業上の利用分野】本発明は、複数台のプロセッサが
主記憶装置等の記憶装置を共有するマルチプロセッサシ
ステムに係り、特に記憶装置や記憶制御装置上にあるア
ドレス変換テーブルや記憶保護キーストレージを書き換
えた時のプロセッサ間通信におけるプロセッサのオーバ
ーヘッド削減に関する。
主記憶装置等の記憶装置を共有するマルチプロセッサシ
ステムに係り、特に記憶装置や記憶制御装置上にあるア
ドレス変換テーブルや記憶保護キーストレージを書き換
えた時のプロセッサ間通信におけるプロセッサのオーバ
ーヘッド削減に関する。
【０００２】
【従来の技術】一般に複数台のプロセッサが記憶装置を
共有し、且つ、仮想記憶方式を採用するマルチプロセッ
サシステムでは、記憶装置上にアドレス変換テーブルを
持つと共に、各プロセッサ内に該アドレス変換テーブル
の写しとして論理アドレスと実アドレスの対を格納した
アドレス変換バッファ（ＴＬＢ）を持ち、通常、プロセ
ッサは自分のＴＬＢをアクセスすることで、高速にメモ
リアクセス要求の論理アドレスに対応する実アドレスを
得ている。この場合、従来は各プロセッサ内のアドレス
変換テーブルの写しとしての各ＴＬＢの一致性を保証す
るために、記憶装置上にあるアドレス変換テーブルを書
き換えた時、該書き換えを行ったプロセッサが記憶装置
を共有している全てのプロセッサに対し、該プロセッサ
が持つＴＬＢのインバリデート指示（無効化指示）を行
っていた。
共有し、且つ、仮想記憶方式を採用するマルチプロセッ
サシステムでは、記憶装置上にアドレス変換テーブルを
持つと共に、各プロセッサ内に該アドレス変換テーブル
の写しとして論理アドレスと実アドレスの対を格納した
アドレス変換バッファ（ＴＬＢ）を持ち、通常、プロセ
ッサは自分のＴＬＢをアクセスすることで、高速にメモ
リアクセス要求の論理アドレスに対応する実アドレスを
得ている。この場合、従来は各プロセッサ内のアドレス
変換テーブルの写しとしての各ＴＬＢの一致性を保証す
るために、記憶装置上にあるアドレス変換テーブルを書
き換えた時、該書き換えを行ったプロセッサが記憶装置
を共有している全てのプロセッサに対し、該プロセッサ
が持つＴＬＢのインバリデート指示（無効化指示）を行
っていた。
【０００３】なお、主記憶装置等を共有するマルチプロ
セッサシステムにおけるプロセッサ間通信の公知例とし
ては、例えば特開平３−４６０５２号公報が挙げられ
る。
セッサシステムにおけるプロセッサ間通信の公知例とし
ては、例えば特開平３−４６０５２号公報が挙げられ
る。
【０００４】
【発明が解決しようとする課題】上記従来技術において
は、各プロセッサが記憶装置や記憶制御装置上にあるア
ドレス変換テーブルを書き換えるたびに、マルチプロセ
ッサシステムを構成する全てのプロセッサ間でＴＬＢの
インバリデート指示のための通信が発生し、これがマル
チプロセッサシステムの性能を向上させるうえで一つの
隘路になっていた。同様の問題は、記憶装置や記憶制御
装置上に記憶保護キーストレージを持ち、各プロセッサ
内にその写しを持つ場合にも起きる。
は、各プロセッサが記憶装置や記憶制御装置上にあるア
ドレス変換テーブルを書き換えるたびに、マルチプロセ
ッサシステムを構成する全てのプロセッサ間でＴＬＢの
インバリデート指示のための通信が発生し、これがマル
チプロセッサシステムの性能を向上させるうえで一つの
隘路になっていた。同様の問題は、記憶装置や記憶制御
装置上に記憶保護キーストレージを持ち、各プロセッサ
内にその写しを持つ場合にも起きる。
【０００５】本発明の目的は、マルチプロセッサシステ
ムにおいて、プロセッサが記憶装置や記憶制御装置上の
アドレス変換テーブルあるいは記憶保護キーストレージ
を書き換えた時のプロセッサ間の通信を必要最少限にと
どめて、マルチプロセッサシステム全体としての性能向
上を図ることにある。
ムにおいて、プロセッサが記憶装置や記憶制御装置上の
アドレス変換テーブルあるいは記憶保護キーストレージ
を書き換えた時のプロセッサ間の通信を必要最少限にと
どめて、マルチプロセッサシステム全体としての性能向
上を図ることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１では、複数台のプロセッサが記憶装置を共
有し、該記憶装置又は記憶制御装置上にはアドレス変換
テーブルと記憶保護キーストレージを持ち、各プロセッ
サ内には前記アドレス変換テーブルの写しを持つマルチ
プロセッサシステムにおいて、前記記憶保護キーストレ
ージに付随して、前記アドレス変換テーブルの写しをど
のプロセッサが持っているかを示すフラグを設け、プロ
セッサが前記アドレス変換テーブルを書き換えた際、前
記フラグを参照して該アドレス変換テーブルの写しを持
っているプロセッサのみにその無効化を指示するように
したことである。
に、請求項１では、複数台のプロセッサが記憶装置を共
有し、該記憶装置又は記憶制御装置上にはアドレス変換
テーブルと記憶保護キーストレージを持ち、各プロセッ
サ内には前記アドレス変換テーブルの写しを持つマルチ
プロセッサシステムにおいて、前記記憶保護キーストレ
ージに付随して、前記アドレス変換テーブルの写しをど
のプロセッサが持っているかを示すフラグを設け、プロ
セッサが前記アドレス変換テーブルを書き換えた際、前
記フラグを参照して該アドレス変換テーブルの写しを持
っているプロセッサのみにその無効化を指示するように
したことである。
【０００７】また、請求項２では、複数台のプロセッサ
が記憶装置を共有し、該記憶装置又は記憶制御装置上に
記憶保護キーストレージを持ち、各プロセッサ内には前
記記憶保護キーストレージの写しを持つマルチプロセッ
サシステムにおいて、前記記憶保護キーストレージに付
随して、当該写しをどのプロセッサが持っているかを示
すフラグを設け、プロセッサが前記記憶保護キーストレ
ージを書き換えた際、前記フラグを参照して該記憶保護
キーストレージの写しを持っているプロセッサのみにそ
の無効化を指示するようにしたことである。
が記憶装置を共有し、該記憶装置又は記憶制御装置上に
記憶保護キーストレージを持ち、各プロセッサ内には前
記記憶保護キーストレージの写しを持つマルチプロセッ
サシステムにおいて、前記記憶保護キーストレージに付
随して、当該写しをどのプロセッサが持っているかを示
すフラグを設け、プロセッサが前記記憶保護キーストレ
ージを書き換えた際、前記フラグを参照して該記憶保護
キーストレージの写しを持っているプロセッサのみにそ
の無効化を指示するようにしたことである。
【０００８】
【作用】記憶保護キーストレージに付随して設けたフラ
グは全てオフに初期化しておく。その後、各プロセッサ
がアドレス変換テーブルや記憶保護キーストレージを参
照して、論理アドレスと実アドレスの対や記憶保護キー
を保持する時に、自プロセッサに対応するフラグをオン
していく。そして、アドレス変換テーブルや記憶保護キ
ーストレージを書き換える場合は、上記フラグを参照し
て、当該フラグがオンとなっているプロセッサに対して
のみ通信を行い、インバリデートを指示する。インバリ
デートの完了したプロセッサは、対応するフラグをオフ
にする。
グは全てオフに初期化しておく。その後、各プロセッサ
がアドレス変換テーブルや記憶保護キーストレージを参
照して、論理アドレスと実アドレスの対や記憶保護キー
を保持する時に、自プロセッサに対応するフラグをオン
していく。そして、アドレス変換テーブルや記憶保護キ
ーストレージを書き換える場合は、上記フラグを参照し
て、当該フラグがオンとなっているプロセッサに対して
のみ通信を行い、インバリデートを指示する。インバリ
デートの完了したプロセッサは、対応するフラグをオフ
にする。
【０００９】
【実施例】以下、本発明の一実施例について図面により
詳述する。
詳述する。
【００１０】図１は本発明のマルチプロセッサシステム
の一実施例のブロック図である。図１において、Ｎ台の
プロセッサ（ＣＰＵ）１−１〜１−Ｎが記憶制御装置
（ＳＣＵ）２を通して主記憶装置等の記憶装置（ＭＳ）
３と接続されている。記憶装置３上には、アドレス変換
の際に参照されるアドレス変換テーブル（ＡＴ）３１及
び記憶保護のための記憶保護キーストレージ（ＫＳ）３
２、更に該記憶保護キーストレージ（ＫＳ）３２に付随
してフラグ３３がある。一方、各プロセッサ１−１〜１
−Ｎ内にはアドレス変換バッファ（ＴＬＢ）１１−１〜
１１−Ｎがある。
の一実施例のブロック図である。図１において、Ｎ台の
プロセッサ（ＣＰＵ）１−１〜１−Ｎが記憶制御装置
（ＳＣＵ）２を通して主記憶装置等の記憶装置（ＭＳ）
３と接続されている。記憶装置３上には、アドレス変換
の際に参照されるアドレス変換テーブル（ＡＴ）３１及
び記憶保護のための記憶保護キーストレージ（ＫＳ）３
２、更に該記憶保護キーストレージ（ＫＳ）３２に付随
してフラグ３３がある。一方、各プロセッサ１−１〜１
−Ｎ内にはアドレス変換バッファ（ＴＬＢ）１１−１〜
１１−Ｎがある。
【００１１】通常、主記憶装置等は所定の大きさ（ブロ
ックと称す）に分割されて管理される。記憶保護キース
トレッジ３２は、この各ブロックに対応して記憶保護キ
ーを格納している。アドレス変換テーブル３１も、この
各ブロック単位（例えばページ単位）に論理アドレス、
実アドレスを管理している。図１で、ＡＤＲＳ０〜ＡＤ
ＲＳｎがブロック（例えばページ）のアドレスを示して
いる。各プロセッサ１−１〜１−Ｎ内のＴＬＢ１１−１
〜１１−Ｎはアドレス変換テーブル３１を参照して得ら
れた論理アドレスと実アドレスの対を格納している。こ
れらアドレス変換テーブル３１、記憶保護キーストレー
ジ３２及びアドレス変換バッファ（ＴＬＢ）１１−１〜
１１−Ｎは従来と同様であるので、その詳細は省略す
る。
ックと称す）に分割されて管理される。記憶保護キース
トレッジ３２は、この各ブロックに対応して記憶保護キ
ーを格納している。アドレス変換テーブル３１も、この
各ブロック単位（例えばページ単位）に論理アドレス、
実アドレスを管理している。図１で、ＡＤＲＳ０〜ＡＤ
ＲＳｎがブロック（例えばページ）のアドレスを示して
いる。各プロセッサ１−１〜１−Ｎ内のＴＬＢ１１−１
〜１１−Ｎはアドレス変換テーブル３１を参照して得ら
れた論理アドレスと実アドレスの対を格納している。こ
れらアドレス変換テーブル３１、記憶保護キーストレー
ジ３２及びアドレス変換バッファ（ＴＬＢ）１１−１〜
１１−Ｎは従来と同様であるので、その詳細は省略す
る。
【００１２】図１中、フラグ３３が記憶保護キーストレ
ージ３２に付随して新しく設けたものである。後述する
ように、該フラグ３３には、どのプロセッサがアドレス
変換テーブル３１の写しとしての論理アドレスと実アド
レスの対をＴＬＢに持っているか反映される。図２はフ
ラグ３３の詳細図を示したもので、各ブロックのアドレ
スＡＤＲＳ０〜ＡＤＲＳｎごとにＮビットで構成され、
各ビットがプロセッサ１−１〜１−Ｎに対応している。
ージ３２に付随して新しく設けたものである。後述する
ように、該フラグ３３には、どのプロセッサがアドレス
変換テーブル３１の写しとしての論理アドレスと実アド
レスの対をＴＬＢに持っているか反映される。図２はフ
ラグ３３の詳細図を示したもので、各ブロックのアドレ
スＡＤＲＳ０〜ＡＤＲＳｎごとにＮビットで構成され、
各ビットがプロセッサ１−１〜１−Ｎに対応している。
【００１３】初めに図３により、プロセッサ１−１〜１
−Ｎがアドレス変換テーブル３１を参照してアドレス変
換を行う場合の動作について説明する。例えばプロセッ
サ１−１においてメモリアクセス要求が発生したとす
る。この時、プロセッサ１−１はＴＬＢ１１−１を検索
し、目的の論理アドレスと実アドレスの対が格納されて
いない場合、記憶制御装置２を介して記憶装置３上にあ
るアドレス変換テーブル３１を参照して、メモリアクセ
ス要求の論理アドレスを実アドレスへ変換し（ステップ
３０１）、当該プロセッサ１−１内のＴＬＢ１１−１に
該論理アドレスと実アドレスの対を新しく格納する（ス
テップ３０２）。この時、フラグ３３について、該アド
レス変換を行ったアドレスブロックにおける当該プロセ
ッサ１−１に対応するビットをオンとする（ステップ３
０３）。図２のａは、プロセッサ１−１がアドレスＡＤ
ＲＳ１についてアドレス変換を行い、その論理アドレス
と実アドレスの対がＴＬＢ１１−１に格納されているこ
とを示している。
−Ｎがアドレス変換テーブル３１を参照してアドレス変
換を行う場合の動作について説明する。例えばプロセッ
サ１−１においてメモリアクセス要求が発生したとす
る。この時、プロセッサ１−１はＴＬＢ１１−１を検索
し、目的の論理アドレスと実アドレスの対が格納されて
いない場合、記憶制御装置２を介して記憶装置３上にあ
るアドレス変換テーブル３１を参照して、メモリアクセ
ス要求の論理アドレスを実アドレスへ変換し（ステップ
３０１）、当該プロセッサ１−１内のＴＬＢ１１−１に
該論理アドレスと実アドレスの対を新しく格納する（ス
テップ３０２）。この時、フラグ３３について、該アド
レス変換を行ったアドレスブロックにおける当該プロセ
ッサ１−１に対応するビットをオンとする（ステップ３
０３）。図２のａは、プロセッサ１−１がアドレスＡＤ
ＲＳ１についてアドレス変換を行い、その論理アドレス
と実アドレスの対がＴＬＢ１１−１に格納されているこ
とを示している。
【００１４】以上の動作がプロセッサ１−１〜１−Ｎで
同様に行われる。この結果、フラグ３３には、各ブロッ
クのアドレスＡＤＲＳ０〜ＡＤＲＡｎごとに、アドレス
変換テーブル３１の写しとしての論理アドレスと実アド
レスの対がどのプロセッサのＴＬＢに持たれているかが
反映されることになる。
同様に行われる。この結果、フラグ３３には、各ブロッ
クのアドレスＡＤＲＳ０〜ＡＤＲＡｎごとに、アドレス
変換テーブル３１の写しとしての論理アドレスと実アド
レスの対がどのプロセッサのＴＬＢに持たれているかが
反映されることになる。
【００１５】次に図４により、プロセッサ１−１〜１−
Ｎがアドレス変換テーブル３１の一部を変更した場合の
動作を説明する。例えばプロセッサ１−２が記憶制御装
置２を介して記憶装置３上のアドレス変換テーブル３１
におけるアドレスＡＤＲＳ１の部分を変更したとする
（ステップ４０１）。この時、プロセッサ１−２は記憶
保護キーストレージ３２に付随したフラグ３３を参照し
（ステップ４０２）、アドレスＡＤＲＳ１に対応するエ
ントリ中にオンとなっているビットが存在するかどうか
チエックする（ステップ４０３）。そして、オンとなっ
てビットが存在した場合、当該ビットに対応するプロセ
ッサに対してのみＴＬＢのインバリデートを指示する
（ステップ４０４）。図２の例では、プロセッサ１−１
に対してのみＴＬＢのインバリデートが指示される。即
ち、フラグ３３の該当アドレス部分のビットがオフとな
っているプロセッサのＴＬＢには、変更された論理アド
レスと実アドレスの対が格納されていないため、そのプ
ロセッサにはＴＬＢのインバリデートを指示する必要が
ない。ＴＬＢのインバリデート指示を受けたプロセッサ
１−１は、ＴＬＢ１１−１をインバリデートし、フラグ
３３中の該プロセッサ１−１に対応するビットをオフと
する。同様に、アドレス変換テーブル３１を変更したプ
ロセッサ１−２においても、フラグ３３中の該当アドレ
ス部分の該プロセッサ１−２に対応するビットがオフに
なっていれば、ＴＬＢ１１−２をインバリデートし、フ
ラグ３３中の該プロセッサ１−２に対応するビットをオ
フとすることになる。なお、フラグ３３中の該当ビット
のオフ動作は、ＴＬＢのインバリデートを指示したプロ
セッサが一括して行うようにしてもよい。
Ｎがアドレス変換テーブル３１の一部を変更した場合の
動作を説明する。例えばプロセッサ１−２が記憶制御装
置２を介して記憶装置３上のアドレス変換テーブル３１
におけるアドレスＡＤＲＳ１の部分を変更したとする
（ステップ４０１）。この時、プロセッサ１−２は記憶
保護キーストレージ３２に付随したフラグ３３を参照し
（ステップ４０２）、アドレスＡＤＲＳ１に対応するエ
ントリ中にオンとなっているビットが存在するかどうか
チエックする（ステップ４０３）。そして、オンとなっ
てビットが存在した場合、当該ビットに対応するプロセ
ッサに対してのみＴＬＢのインバリデートを指示する
（ステップ４０４）。図２の例では、プロセッサ１−１
に対してのみＴＬＢのインバリデートが指示される。即
ち、フラグ３３の該当アドレス部分のビットがオフとな
っているプロセッサのＴＬＢには、変更された論理アド
レスと実アドレスの対が格納されていないため、そのプ
ロセッサにはＴＬＢのインバリデートを指示する必要が
ない。ＴＬＢのインバリデート指示を受けたプロセッサ
１−１は、ＴＬＢ１１−１をインバリデートし、フラグ
３３中の該プロセッサ１−１に対応するビットをオフと
する。同様に、アドレス変換テーブル３１を変更したプ
ロセッサ１−２においても、フラグ３３中の該当アドレ
ス部分の該プロセッサ１−２に対応するビットがオフに
なっていれば、ＴＬＢ１１−２をインバリデートし、フ
ラグ３３中の該プロセッサ１−２に対応するビットをオ
フとすることになる。なお、フラグ３３中の該当ビット
のオフ動作は、ＴＬＢのインバリデートを指示したプロ
セッサが一括して行うようにしてもよい。
【００１６】以上、本発明の一実施例について説明した
が、図３及び図４の処理の一部又は全部を記憶制御装置
２に受け持たせてもよい。また、これと関連して、アド
レス変換テーブル３１、記憶保護キーストレージ３２及
びフラグ３３は記憶制御装置２上にあってもよい。
が、図３及び図４の処理の一部又は全部を記憶制御装置
２に受け持たせてもよい。また、これと関連して、アド
レス変換テーブル３１、記憶保護キーストレージ３２及
びフラグ３３は記憶制御装置２上にあってもよい。
【００１７】本発明は更に、複数台のプロセッサが記憶
装置を共有し、該記憶装置又は記憶制御装置上に記憶保
護キーストレージを持ち、各プロセッサ内には該記憶保
護キーストレージの写しを持つマルチプロセッサシステ
ムにも適用可能である。即ち、記憶保護キーストレージ
に付随して、図２に示したと同様の構成のプロセッサ対
応のフラグを設け、各プロセッサが記憶保護キーストレ
ージの記憶保護キーを持つ場合に該フラグの対応するビ
ットをオンとし、あるプロセッサが記憶保護キーストレ
ージを書き換える場合には、該フラグを参照し、オンと
なっているプロセッサに対してのみ通信してインバリデ
ートを指示すればよい。
装置を共有し、該記憶装置又は記憶制御装置上に記憶保
護キーストレージを持ち、各プロセッサ内には該記憶保
護キーストレージの写しを持つマルチプロセッサシステ
ムにも適用可能である。即ち、記憶保護キーストレージ
に付随して、図２に示したと同様の構成のプロセッサ対
応のフラグを設け、各プロセッサが記憶保護キーストレ
ージの記憶保護キーを持つ場合に該フラグの対応するビ
ットをオンとし、あるプロセッサが記憶保護キーストレ
ージを書き換える場合には、該フラグを参照し、オンと
なっているプロセッサに対してのみ通信してインバリデ
ートを指示すればよい。
【００１８】
【発明の効果】請求項１の発明によれば、プロセッサが
記憶装置や記憶制御装置上のアドレス変換テーブルを書
き換えた際、その写しを持っているプロセッサに対して
のみインバリデート指示を行えばよいため、それ以外の
写しを持たないプロセッサに対するインバリデート指示
のための通信時間がなくなり、その分の性能向上がはか
れる。
記憶装置や記憶制御装置上のアドレス変換テーブルを書
き換えた際、その写しを持っているプロセッサに対して
のみインバリデート指示を行えばよいため、それ以外の
写しを持たないプロセッサに対するインバリデート指示
のための通信時間がなくなり、その分の性能向上がはか
れる。
【００１９】請求項２の発明によれば、プロセッサが記
憶装置や記憶制御装置上の記憶保護キーストレージを書
き換えた際、その写しを持っているプロセッサに対して
のみインバリデート指示の通信を行えばよいため、同様
にプロセッサ間の通信頻度が減少し、性能向上がはかれ
る。
憶装置や記憶制御装置上の記憶保護キーストレージを書
き換えた際、その写しを持っているプロセッサに対して
のみインバリデート指示の通信を行えばよいため、同様
にプロセッサ間の通信頻度が減少し、性能向上がはかれ
る。
【図１】本発明によるマルチプロセッサシステムの一実
施例の全体ブロック図である。
施例の全体ブロック図である。
【図２】記憶保護キーストレージに付随して設けたフラ
グの構成例を示す図である。
グの構成例を示す図である。
【図３】本マルチプロセッサシステムにおけるアドレス
変換の際の動作を説明するためのフローチャートであ
る。
変換の際の動作を説明するためのフローチャートであ
る。
【図４】本マルチプロセッサシステムにおけるアドレス
変換テーブルを書き換える際の動作を説明するためのフ
ローチャートである。
変換テーブルを書き換える際の動作を説明するためのフ
ローチャートである。
１−１〜１−Ｎ プロセッサ １１−１〜１１−Ｎ アドレス変換バッファ ２ 記憶制御装置 ３ 記憶装置 ３１ アドレス変換テーブル ３２ 記憶保護キーストレージ ３３ プロセッサ対応フラグ
Claims (2)
- 【請求項１】 複数台のプロセッサが記憶装置を共有
し、該記憶装置又は記憶制御装置上にはアドレス変換テ
ーブルと記憶保護キーストレージを持ち、各プロセッサ
内には前記アドレス変換テーブルの写しを持つマルチプ
ロセッサシステムにおいて、 前記記憶保護キーストレージに付随して、前記アドレス
変換テーブルの写しをどのプロセッサが持っているかを
示すフラグを設け、プロセッサが前記アドレス変換テー
ブルを書き換えた際、前記フラグを参照して該アドレス
変換テーブルの写しを持っているプロセッサのみにその
無効化を指示することを特徴とするマルチプロセッサシ
ステム。 - 【請求項２】 複数台のプロセッサが記憶装置を共有
し、該記憶装置又は記憶制御装置上に記憶保護キースト
レージを持ち、各プロセッサ内には前記記憶保護キース
トレージの写しを持つマルチプロセッサシステムにおい
て、 前記記憶保護キーストレージに付随して、当該写しをど
のプロセッサが持っているかを示すフラグを設け、プロ
セッサが前記記憶保護キーストレージを書き換えた際、
前記フラグを参照して該記憶保護キーストレージの写し
を持っているプロセッサのみにその無効化を指示するこ
とを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114491A JPH05314009A (ja) | 1992-05-07 | 1992-05-07 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114491A JPH05314009A (ja) | 1992-05-07 | 1992-05-07 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314009A true JPH05314009A (ja) | 1993-11-26 |
Family
ID=14639090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114491A Pending JPH05314009A (ja) | 1992-05-07 | 1992-05-07 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314009A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816477A (ja) * | 1994-06-29 | 1996-01-19 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| EP1675010A3 (de) * | 2004-12-23 | 2008-06-04 | Fujitsu Siemens Computers GmbH | Verfahren zur Aktualisierung von Einträgen von Adressumsetzpuffern in einem Mehrprozessor-Computersystem |
| JP2018506790A (ja) * | 2015-02-04 | 2018-03-08 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | マルチコアシステムのメモリ同期のためのシステム及び方法 |
-
1992
- 1992-05-07 JP JP4114491A patent/JPH05314009A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816477A (ja) * | 1994-06-29 | 1996-01-19 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| EP1675010A3 (de) * | 2004-12-23 | 2008-06-04 | Fujitsu Siemens Computers GmbH | Verfahren zur Aktualisierung von Einträgen von Adressumsetzpuffern in einem Mehrprozessor-Computersystem |
| JP2018506790A (ja) * | 2015-02-04 | 2018-03-08 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | マルチコアシステムのメモリ同期のためのシステム及び方法 |
| US10452686B2 (en) | 2015-02-04 | 2019-10-22 | Huawei Technologies Co., Ltd. | System and method for memory synchronization of a multi-core system |
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