JPH05314063A - 多重バス制御方式 - Google Patents
多重バス制御方式Info
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- JPH05314063A JPH05314063A JP4113482A JP11348292A JPH05314063A JP H05314063 A JPH05314063 A JP H05314063A JP 4113482 A JP4113482 A JP 4113482A JP 11348292 A JP11348292 A JP 11348292A JP H05314063 A JPH05314063 A JP H05314063A
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Abstract
(57)【要約】
【目的】 複数バスを備えるマルチプロセッサシステム
において、バスの使用効率及びメモリ・アクセス・スル
ー・プットを向上させる機能を有する多重バス制御方式
を提供する。 【構成】 プロセッサエレメント１からメモリエレメン
ト２へのアクセスにおける要求サイクルと応答サイクル
とを別バスサイクルで実行するために、メモリエレメン
ト２内の要求入力側にリクエストキューを、応答出力側
にはレスポンスキューを有する。アービタ４は各メモリ
エレメント２毎のアクセスの負荷状態を監視する負荷監
視手段を有し、前記負荷監視手段より得られる記憶装置
の各バンクの負荷状況と、要求サイクル及び応答サイク
ルにおける各バスへの使用要求とに基づいてバス３の調
停、割当を実行する。
において、バスの使用効率及びメモリ・アクセス・スル
ー・プットを向上させる機能を有する多重バス制御方式
を提供する。 【構成】 プロセッサエレメント１からメモリエレメン
ト２へのアクセスにおける要求サイクルと応答サイクル
とを別バスサイクルで実行するために、メモリエレメン
ト２内の要求入力側にリクエストキューを、応答出力側
にはレスポンスキューを有する。アービタ４は各メモリ
エレメント２毎のアクセスの負荷状態を監視する負荷監
視手段を有し、前記負荷監視手段より得られる記憶装置
の各バンクの負荷状況と、要求サイクル及び応答サイク
ルにおける各バスへの使用要求とに基づいてバス３の調
停、割当を実行する。
Description
【０００１】
【産業上の利用分野】本発明は、複数本のバスで複数の
プロセッサ装置及び記憶装置を相互接続したマルチプロ
セッサシステムにおける多重バス制御方式に関するもの
である。
プロセッサ装置及び記憶装置を相互接続したマルチプロ
セッサシステムにおける多重バス制御方式に関するもの
である。
【０００２】
【従来の技術】従来、多くのマルチプロセッサシステム
において、プロセッサ装置、及び主記憶装置を相互に接
続する手段としてバスが選択されている。これは実現が
容易なためであるが、反面、複数のプロセッサ装置から
のバス使用要求が同時に生じた場合には、一時に１つの
バス使用要求しか受け付けられないため、プロセッサ装
置の数が多数であると、このバス使用要求の衝突が頻繁
に起き、所望の性能が得られないという問題がある。
において、プロセッサ装置、及び主記憶装置を相互に接
続する手段としてバスが選択されている。これは実現が
容易なためであるが、反面、複数のプロセッサ装置から
のバス使用要求が同時に生じた場合には、一時に１つの
バス使用要求しか受け付けられないため、プロセッサ装
置の数が多数であると、このバス使用要求の衝突が頻繁
に起き、所望の性能が得られないという問題がある。
【０００３】この問題のひとつの解決法として、バスの
数を複数とし、同時に複数のバス使用要求を受け付けら
れるようにする方式が従来から採られている。共有メモ
リ型のマルチプロセッサシステムにおいては、プロセッ
サ装置のバス使用要求は主記憶装置へのアクセス要求に
起因するものが主であり、同時に複数のバス使用要求が
受け付けられるように複数バスとした場合は、メモリア
クセス要求を同時に複数受けつけ可能とするために、主
記憶装置も複数バンク化するのが一般的である。このよ
うなシステムにおいてプロセッサ装置からのバス使用要
求に各々バスを割り振る方法として、メモリバンクとと
もにバスをアドレスで静的にインターリーブしておき、
アクセス先アドレスに応じてバスを割りふる方法と、ア
ドレスでインタリーブすることなしにＦＣＦＳ（ｆｉｒ
ｓｔ ｃｏｍｅ ｆｉｒｓｔｓｅｒｖｉｃｅ）などのア
ルゴリズムを用いて動的に空いているバスを割り振る方
法とがある。また、このようなシステムの場合、プロセ
ッサ装置は要求に対する応答が得られるまで、割り振ら
れたバスを解放しないのが一般的である。
数を複数とし、同時に複数のバス使用要求を受け付けら
れるようにする方式が従来から採られている。共有メモ
リ型のマルチプロセッサシステムにおいては、プロセッ
サ装置のバス使用要求は主記憶装置へのアクセス要求に
起因するものが主であり、同時に複数のバス使用要求が
受け付けられるように複数バスとした場合は、メモリア
クセス要求を同時に複数受けつけ可能とするために、主
記憶装置も複数バンク化するのが一般的である。このよ
うなシステムにおいてプロセッサ装置からのバス使用要
求に各々バスを割り振る方法として、メモリバンクとと
もにバスをアドレスで静的にインターリーブしておき、
アクセス先アドレスに応じてバスを割りふる方法と、ア
ドレスでインタリーブすることなしにＦＣＦＳ（ｆｉｒ
ｓｔ ｃｏｍｅ ｆｉｒｓｔｓｅｒｖｉｃｅ）などのア
ルゴリズムを用いて動的に空いているバスを割り振る方
法とがある。また、このようなシステムの場合、プロセ
ッサ装置は要求に対する応答が得られるまで、割り振ら
れたバスを解放しないのが一般的である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、以下のような問題点がある。複数プロセッサ
装置からのバス使用要求、すなわち、メモリアクセス要
求が同一メモリバンクに対するものであった場合、バス
をアドレスで静的にインタリーブしておく方法では、１
つのプロセッサ装置からのバス使用要求しか受け付けら
れず、単一バスシステムと同様の問題が生じる。また、
動的に空いているバスを割り振る方法では、メモリバン
ク側が一時に１つしか要求を受け付けられず、この場
合、要求を出してバスを割り振られたがメモリバンクに
要求を受け付けられていないプロセッサ装置は、応答が
得られるまでバスを開放しないため、他メモリバンクに
対するアクセス要求へのバスの割り当てに影響を与え
る。そして、最悪の場合、全てのバスが同一メモリバン
クに対するアクセス待ちとなり、それ自体はアクセス可
能なメモリバンクに対するアクセスまでもがアクセス不
能となる。
来例では、以下のような問題点がある。複数プロセッサ
装置からのバス使用要求、すなわち、メモリアクセス要
求が同一メモリバンクに対するものであった場合、バス
をアドレスで静的にインタリーブしておく方法では、１
つのプロセッサ装置からのバス使用要求しか受け付けら
れず、単一バスシステムと同様の問題が生じる。また、
動的に空いているバスを割り振る方法では、メモリバン
ク側が一時に１つしか要求を受け付けられず、この場
合、要求を出してバスを割り振られたがメモリバンクに
要求を受け付けられていないプロセッサ装置は、応答が
得られるまでバスを開放しないため、他メモリバンクに
対するアクセス要求へのバスの割り当てに影響を与え
る。そして、最悪の場合、全てのバスが同一メモリバン
クに対するアクセス待ちとなり、それ自体はアクセス可
能なメモリバンクに対するアクセスまでもがアクセス不
能となる。
【０００５】本発明はかかる従来の問題点に鑑みてなさ
れたものであり、その目的とするところは、複数バスを
備えるマルチプロセッサシステムにおいて、バスの使用
効率を向上し、またメモリ・アクセス・スルー・プット
を向上させる機能を有する多重バス制御方式を提供する
ことにある。
れたものであり、その目的とするところは、複数バスを
備えるマルチプロセッサシステムにおいて、バスの使用
効率を向上し、またメモリ・アクセス・スルー・プット
を向上させる機能を有する多重バス制御方式を提供する
ことにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による多重バス制御方式では、複数のプロセ
ッサ装置、多重バス及び多重バンク化された記憶装置を
備えるマルチプロセッサシステムにおいて、前記プロセ
ッサ装置から前記記憶装置へのアクセスに要する要求サ
イクルと応答サイクルとを別バスサイクルで実行するメ
モリアクセス手段と、前記記憶装置の各バンク毎のアク
セス要求量である負荷状況を監視する負荷監視手段と、
前記要求サイクルと前記応答サイクルでの各バス使用要
求と、前記負荷監視手段より得られる記憶装置の各バン
クの負荷状況とに基づいて、バスの調停、割当を実行す
るバス割当手段とを備える。
めの本発明による多重バス制御方式では、複数のプロセ
ッサ装置、多重バス及び多重バンク化された記憶装置を
備えるマルチプロセッサシステムにおいて、前記プロセ
ッサ装置から前記記憶装置へのアクセスに要する要求サ
イクルと応答サイクルとを別バスサイクルで実行するメ
モリアクセス手段と、前記記憶装置の各バンク毎のアク
セス要求量である負荷状況を監視する負荷監視手段と、
前記要求サイクルと前記応答サイクルでの各バス使用要
求と、前記負荷監視手段より得られる記憶装置の各バン
クの負荷状況とに基づいて、バスの調停、割当を実行す
るバス割当手段とを備える。
【０００７】
【作用】以上の構成により、上記の負荷監視手段により
得られる各メモリバンクの負荷の状況と、各プロセッサ
装置及び記憶装置の各メモリバンクから出されるバス使
用要求とに基づいてバス使用の優先順位を決定し、要求
サイクル、応答サイクルそれぞれ独立したバスサイクル
で動的にバスの割当を実行する。
得られる各メモリバンクの負荷の状況と、各プロセッサ
装置及び記憶装置の各メモリバンクから出されるバス使
用要求とに基づいてバス使用の優先順位を決定し、要求
サイクル、応答サイクルそれぞれ独立したバスサイクル
で動的にバスの割当を実行する。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００９】図１は本実施例におけるマルチプロセッサ
システムのブロック図であり、１はプロセッサエレメン
トであり、本マルチプロセッサシステムの備えるｎ台の
処理装置である。２はメモリエレメントであり、本マル
チプロセッサシステムの備えるｍバンク化された、ｍ台
の記憶装置である。３はｋ本のバスであり、上記ｎ台の
プロセッサエレメント１及びｍ台のメモリエレメント２
が接続される。また４はアービタであり、プロセッサエ
レメント１及びメモリエレメント２からのバス使用要求
に応じてバス３の調停、割当てを行なう。
システムのブロック図であり、１はプロセッサエレメン
トであり、本マルチプロセッサシステムの備えるｎ台の
処理装置である。２はメモリエレメントであり、本マル
チプロセッサシステムの備えるｍバンク化された、ｍ台
の記憶装置である。３はｋ本のバスであり、上記ｎ台の
プロセッサエレメント１及びｍ台のメモリエレメント２
が接続される。また４はアービタであり、プロセッサエ
レメント１及びメモリエレメント２からのバス使用要求
に応じてバス３の調停、割当てを行なう。
【００１０】図２は図１で示したマルチプロセッサシス
テムの処理装置であるプロセッサエレメント１の内部ブ
ロック図であり、２１は処理中枢である中央処理装置Ｃ
ＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉ
ｔ）、２２はアドレスデコーダ、２３はバスインターフ
ェースである。ＣＰＵ２１はアドレスデコーダを介して
アービタ４に接続されており、またバスインターフェイ
ス２３を介してバス３に接続されている。
テムの処理装置であるプロセッサエレメント１の内部ブ
ロック図であり、２１は処理中枢である中央処理装置Ｃ
ＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉ
ｔ）、２２はアドレスデコーダ、２３はバスインターフ
ェースである。ＣＰＵ２１はアドレスデコーダを介して
アービタ４に接続されており、またバスインターフェイ
ス２３を介してバス３に接続されている。
【００１１】図３は図１で示したマルチプロセッサシス
テムの記憶装置の一つのバンクであるメモリエレメント
２の内部ブロック図であり、３１はバス３からの要求入
力側のバスインターフェース、３２はリクエストキュ
ー、３３はバス３への応答出力側のバスインターフェー
ス、３４はレスポンスキュー、３５はメモリコントロー
ラ、３６はメモリＩＣである。
テムの記憶装置の一つのバンクであるメモリエレメント
２の内部ブロック図であり、３１はバス３からの要求入
力側のバスインターフェース、３２はリクエストキュ
ー、３３はバス３への応答出力側のバスインターフェー
ス、３４はレスポンスキュー、３５はメモリコントロー
ラ、３６はメモリＩＣである。
【００１２】本実施例において、各プロセッサエレメン
ト１は各メモリエレメント２に対してアクセスを行なう
のであるが、以下にメモリアクセス時のプロセッサエレ
メント１内部、メモリエレメント２内部、及びシステム
全体の動作について説明する。
ト１は各メモリエレメント２に対してアクセスを行なう
のであるが、以下にメモリアクセス時のプロセッサエレ
メント１内部、メモリエレメント２内部、及びシステム
全体の動作について説明する。
【００１３】プロセッサエレメント１内部では、メモリ
に対するアクセス要求発生時にＣＰＵ２１からアクセス
情報としてアクセス先のアドレスなどの情報が出力され
る。アクセス情報はアクセス先に伝達するために、バス
インターフェース２３に送られ、バス３の使用がアービ
タ４によって許可されるまでプールされる。本実施例で
は、このアクセス情報のアクセス先のメモリエレメント
２の番号（以後これをアクセス先ＭＥ番号と称する）を
アービタ４に対して通知することによりバス３の使用を
要求する方式をとっている。従って、いずれのメモリエ
レメント２がアクセス先のメモリエレメント２であるの
かを知るためにアクセス先アドレスをアドレスデコーダ
２２に送り、デコードすることによって、アクセス先Ｍ
Ｅ番号を得る。得られたアクセス先ＭＥ番号は、バス使
用要求信号としてアービタ４に送られる。
に対するアクセス要求発生時にＣＰＵ２１からアクセス
情報としてアクセス先のアドレスなどの情報が出力され
る。アクセス情報はアクセス先に伝達するために、バス
インターフェース２３に送られ、バス３の使用がアービ
タ４によって許可されるまでプールされる。本実施例で
は、このアクセス情報のアクセス先のメモリエレメント
２の番号（以後これをアクセス先ＭＥ番号と称する）を
アービタ４に対して通知することによりバス３の使用を
要求する方式をとっている。従って、いずれのメモリエ
レメント２がアクセス先のメモリエレメント２であるの
かを知るためにアクセス先アドレスをアドレスデコーダ
２２に送り、デコードすることによって、アクセス先Ｍ
Ｅ番号を得る。得られたアクセス先ＭＥ番号は、バス使
用要求信号としてアービタ４に送られる。
【００１４】アービタ４においては、後述する方法によ
ってバス３の調停、割り当てが行われ、要求が受けつけ
られると、アービタ４は当該プロセッサエレメント１に
対してｋ本のバス３の中から１本のバスを選択し、この
選択されたバスの番号を通知することによって、バスの
使用を許可する。バスの使用を許可された当該プロセッ
サエレメント１のバスインターフェース２３は、アービ
タ４によって指定されたバス３にアクセス情報を一定期
間出力した後、バスを開放する。
ってバス３の調停、割り当てが行われ、要求が受けつけ
られると、アービタ４は当該プロセッサエレメント１に
対してｋ本のバス３の中から１本のバスを選択し、この
選択されたバスの番号を通知することによって、バスの
使用を許可する。バスの使用を許可された当該プロセッ
サエレメント１のバスインターフェース２３は、アービ
タ４によって指定されたバス３にアクセス情報を一定期
間出力した後、バスを開放する。
【００１５】一方、そのアクセス先のメモリエレメント
２においては、そのアクセス元プロセッサエレメント１
に対してバス３の使用が許可された時点で、要求入力側
のバスインターフェース３１に対してアービタ４から取
り込み指示信号として、アクセス元プロセッサエレメン
ト１が用いるバス３の番号が通知される。通知を受けた
要求入力側のバスインターフェース３１はアクセス元プ
ロセッサエレメント１が一定期間出力するアクセス情報
を取り込み、リクエストキュー３２に転送する。リクエ
ストキュー３２ではこのアクセス情報を蓄積する。メモ
リコントローラ３５はリクエストキュー３２の先頭から
蓄積されたアクセス情報を取り出し、このアクセス情報
に基づいてメモリＩＣ３６をアクセスし、アクセス結果
をレスポンスキュー３４に転送する。レスポンスキュー
３４ではこのアクセス結果を蓄積する。応答出力側のバ
スインターフェース３３はレスポンスキュー３４の先頭
から蓄積された応答結果を取り出し、アービタ４にて指
示されたバスにアクセス結果を転送する。
２においては、そのアクセス元プロセッサエレメント１
に対してバス３の使用が許可された時点で、要求入力側
のバスインターフェース３１に対してアービタ４から取
り込み指示信号として、アクセス元プロセッサエレメン
ト１が用いるバス３の番号が通知される。通知を受けた
要求入力側のバスインターフェース３１はアクセス元プ
ロセッサエレメント１が一定期間出力するアクセス情報
を取り込み、リクエストキュー３２に転送する。リクエ
ストキュー３２ではこのアクセス情報を蓄積する。メモ
リコントローラ３５はリクエストキュー３２の先頭から
蓄積されたアクセス情報を取り出し、このアクセス情報
に基づいてメモリＩＣ３６をアクセスし、アクセス結果
をレスポンスキュー３４に転送する。レスポンスキュー
３４ではこのアクセス結果を蓄積する。応答出力側のバ
スインターフェース３３はレスポンスキュー３４の先頭
から蓄積された応答結果を取り出し、アービタ４にて指
示されたバスにアクセス結果を転送する。
【００１６】レスポンスキュー３４へ蓄積されるアクセ
ス結果の内容には実際のアクセス結果データと応答先の
プロセッサエレメント１の番号（以後応答先ＰＥ番号と
称する）が含まれており、応答出力側のバスインターフ
ェース３３はバス使用要求信号として応答先ＰＥ番号を
アービタ４に送る。アービタ４においては、後述する方
法によってバス３の調停、割り当てを実行し、この場合
要求が受けつけられたとすると、アービタ４は当該メモ
リエレメント２に対してｋ本のバスの中から選択された
１本のバスの番号を通知することによってバス３の使用
を許可する。それと同時にアービタ４はその応答先のプ
ロセッサエレメント１に対して取り込み指示信号として
応答元メモリエレメント２が用いるバスの番号を通知す
る。
ス結果の内容には実際のアクセス結果データと応答先の
プロセッサエレメント１の番号（以後応答先ＰＥ番号と
称する）が含まれており、応答出力側のバスインターフ
ェース３３はバス使用要求信号として応答先ＰＥ番号を
アービタ４に送る。アービタ４においては、後述する方
法によってバス３の調停、割り当てを実行し、この場合
要求が受けつけられたとすると、アービタ４は当該メモ
リエレメント２に対してｋ本のバスの中から選択された
１本のバスの番号を通知することによってバス３の使用
を許可する。それと同時にアービタ４はその応答先のプ
ロセッサエレメント１に対して取り込み指示信号として
応答元メモリエレメント２が用いるバスの番号を通知す
る。
【００１７】応答元メモリエレメント２の応答出力側の
バスインターフェース３３は、アービタ４によって指定
されたバスにアクセス結果データを一定期間出力し、再
びバスを開放する。応答先プロセッサエレメント１のバ
スインターフェース２３はアクセス結果データを取り込
み、更にＣＰＵ２１がこのアクセス結果をバスインター
フェイス２３より取り込むことによって、メモリアクセ
スが完了する。
バスインターフェース３３は、アービタ４によって指定
されたバスにアクセス結果データを一定期間出力し、再
びバスを開放する。応答先プロセッサエレメント１のバ
スインターフェース２３はアクセス結果データを取り込
み、更にＣＰＵ２１がこのアクセス結果をバスインター
フェイス２３より取り込むことによって、メモリアクセ
スが完了する。
【００１８】また、全てのメモリエレメント２のメモリ
コントローラ３５は、アービタ４に対して負荷情報とし
てリクエストキュー３２に蓄積されているアクセス情報
の数を通知する。これにより、アービタ４は全てのメモ
リエレメント２の負荷の状態を常に把握できることにな
る。
コントローラ３５は、アービタ４に対して負荷情報とし
てリクエストキュー３２に蓄積されているアクセス情報
の数を通知する。これにより、アービタ４は全てのメモ
リエレメント２の負荷の状態を常に把握できることにな
る。
【００１９】バス３の調停、割り当ては、（１）プロセ
ッサエレメント１からの要求であるかメモリエレメント
２からの要求であるか、（２）プロセッサエレメント１
からの要求である場合、アクセス先メモリエレメント２
の負荷の重さ、の２つによって優先順位付けされる。優
先順位としてはメモリエレメント２からのバス使用要求
が最も高く、以下負荷の軽いＭＥへのアクセスのための
バス使用要求から順に優先順位付けされる。アービタ４
は一時に複数のバス使用要求がきた場合、優先順位の高
いバス使用要求から順にバスを割り当てていく。
ッサエレメント１からの要求であるかメモリエレメント
２からの要求であるか、（２）プロセッサエレメント１
からの要求である場合、アクセス先メモリエレメント２
の負荷の重さ、の２つによって優先順位付けされる。優
先順位としてはメモリエレメント２からのバス使用要求
が最も高く、以下負荷の軽いＭＥへのアクセスのための
バス使用要求から順に優先順位付けされる。アービタ４
は一時に複数のバス使用要求がきた場合、優先順位の高
いバス使用要求から順にバスを割り当てていく。
【００２０】ｋ＜ｍ＋ｎの場合、バスの使用が許可され
ない要求が出ることもあり得るが、その場合、それらの
要求はバスの使用が許可されるまで何度も調停が繰り返
される。しかし許可が得られないバス使用要求は重負荷
のメモリエレメント２に対するメモリアクセス要求に起
因したものである場合がほとんどであり、そのメモリア
クセスの応答が得られるまでの時間はバス３の使用許可
が得られるまでの時間とは無関係である場合がほとんど
である。
ない要求が出ることもあり得るが、その場合、それらの
要求はバスの使用が許可されるまで何度も調停が繰り返
される。しかし許可が得られないバス使用要求は重負荷
のメモリエレメント２に対するメモリアクセス要求に起
因したものである場合がほとんどであり、そのメモリア
クセスの応答が得られるまでの時間はバス３の使用許可
が得られるまでの時間とは無関係である場合がほとんど
である。
【００２１】なお、本実施例において、プロセッサエレ
メント１中に含まれているアドレスデコーダ２２は、ア
ービタ４中に含ませることも可能であり、また各メモリ
エレメント２のメモリコントローラ３５からアービタ４
に対し送られる負荷情報は、各プロセッサエレメント１
からのバス使用要求に伴ってアービタに送られるアクセ
ス先情報と、各ＭＥからのバス使用要求に伴ってアービ
タに送られる応答先の情報によってアービタ４中で計算
することも可能であり、アービタ４を更に高機能化する
ことに、各メモリエレメント２からアービタ４に送られ
る負荷情報は省くこともできる。このように、本発明
は、その主旨を逸脱しない範囲で、種々変形して実現す
ることが可能である。
メント１中に含まれているアドレスデコーダ２２は、ア
ービタ４中に含ませることも可能であり、また各メモリ
エレメント２のメモリコントローラ３５からアービタ４
に対し送られる負荷情報は、各プロセッサエレメント１
からのバス使用要求に伴ってアービタに送られるアクセ
ス先情報と、各ＭＥからのバス使用要求に伴ってアービ
タに送られる応答先の情報によってアービタ４中で計算
することも可能であり、アービタ４を更に高機能化する
ことに、各メモリエレメント２からアービタ４に送られ
る負荷情報は省くこともできる。このように、本発明
は、その主旨を逸脱しない範囲で、種々変形して実現す
ることが可能である。
【００２２】以上の説明から明らかなように、本実施例
によれば、プロセッサ装置から主記憶装置へのメモリア
クセスに要するバスサイクルをプロセッサ装置からのメ
モリアクセス要求サイクルと主記憶装置からの応答サイ
クルに分割し、主記憶装置の各バンクの要求入力側と応
答出力側の両バスインターフェースの各々にキューを設
けパイプライン動作が可能となる様にし、バスの調停を
行うアービタが主記憶装置の各メモリバンクの負荷の状
態を監視できる様にし、各プロセッサ装置、主記憶装置
の各メモリバンクからアクセス先を含めて出されるバス
使用要求をアービタが、（１）プロセッサ装置からの要
求であるか主記憶装置からの要求であるか、（２）プロ
セッサ装置からの要求である場合にはアクセス先メモリ
バンクの負荷の状態、の２つの条件に基づいて、バス使
用要求に対し動的優先順位付けを行い、調停することに
より、システム全体として見た時のメモリ・アクセス・
スルー・プットの向上、及びバスの使用効率の向上を図
ることができるという効果が得られる。
によれば、プロセッサ装置から主記憶装置へのメモリア
クセスに要するバスサイクルをプロセッサ装置からのメ
モリアクセス要求サイクルと主記憶装置からの応答サイ
クルに分割し、主記憶装置の各バンクの要求入力側と応
答出力側の両バスインターフェースの各々にキューを設
けパイプライン動作が可能となる様にし、バスの調停を
行うアービタが主記憶装置の各メモリバンクの負荷の状
態を監視できる様にし、各プロセッサ装置、主記憶装置
の各メモリバンクからアクセス先を含めて出されるバス
使用要求をアービタが、（１）プロセッサ装置からの要
求であるか主記憶装置からの要求であるか、（２）プロ
セッサ装置からの要求である場合にはアクセス先メモリ
バンクの負荷の状態、の２つの条件に基づいて、バス使
用要求に対し動的優先順位付けを行い、調停することに
より、システム全体として見た時のメモリ・アクセス・
スルー・プットの向上、及びバスの使用効率の向上を図
ることができるという効果が得られる。
【００２３】
【発明の効果】以上説明したように本発明によれば複数
のプロセッサ装置、多重バス及び多重バンク化された記
憶装置を備えるマルチプロセッサシステムにおいて、バ
スの使用効率を向上し、またメモリ・アクセス・スルー
・プットが向上する。
のプロセッサ装置、多重バス及び多重バンク化された記
憶装置を備えるマルチプロセッサシステムにおいて、バ
スの使用効率を向上し、またメモリ・アクセス・スルー
・プットが向上する。
【図１】本発明の特徴を実現するマルチプロセッサシス
テムのブロック図である。
テムのブロック図である。
【図２】図１で示したマルチプロセッサシステムの処理
装置ＰＥ（プロセッサエレメント）の内部ブロック図で
ある。
装置ＰＥ（プロセッサエレメント）の内部ブロック図で
ある。
【図３】図１で示したマルチプロセッサシステムの記憶
装置の１バンクであるＭＥ（メモリエレメント）の内部
ブロック図である。
装置の１バンクであるＭＥ（メモリエレメント）の内部
ブロック図である。
１ プロセッサエレメント ２ メモリエレメント ３ バス ４ アービタ ２１ ＣＰＵ ２２ アドレスデコーダ ２３ バスインターフェイス ３１ 要求入力側バスインターフェイス ３２ リクエストキュー ３３ 応答出力側バスインターフェイス ３４ レスポンスキュー ３５ メモリコントローラ ３６ メモリＩＣ
Claims (2)
- 【請求項１】 複数のプロセッサ装置、多重バス及び多
重バンク化された記憶装置を備えるマルチプロセッサシ
ステムにおいて、 前記プロセッサ装置から前記記憶装置へのアクセスに要
する要求サイクルと応答サイクルとを別バスサイクルで
実行するメモリアクセス手段と、 前記記憶装置の各バンク毎のアクセス要求量に基づく負
荷状況を監視する負荷監視手段と、 前記要求サイクルと前記応答サイクルでの各バス使用要
求と、前記負荷監視手段より得られる記憶装置の各バン
クの負荷状況とに基づいて、バスの調停、割当を実行す
るバス割当手段とを備えることを特徴とする多重バス制
御方式。 - 【請求項２】 前記メモリアクセス手段において、アク
セス情報、アクセス結果を蓄積、取り出しすることによ
り、各メモリバンクのパイプライン動作を実行する蓄積
手段を有することを更に特徴とする、請求項１に記載の
多重バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113482A JPH05314063A (ja) | 1992-05-06 | 1992-05-06 | 多重バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113482A JPH05314063A (ja) | 1992-05-06 | 1992-05-06 | 多重バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314063A true JPH05314063A (ja) | 1993-11-26 |
Family
ID=14613409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4113482A Pending JPH05314063A (ja) | 1992-05-06 | 1992-05-06 | 多重バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012018626A (ja) * | 2010-07-09 | 2012-01-26 | Toshiba Corp | メモリ制御装置、メモリ装置および停止制御方法 |
| JP2013534348A (ja) * | 2010-08-31 | 2013-09-02 | クアルコム，インコーポレイテッド | マルチチャネルｄｒａｍシステムにおける負荷分散方式 |
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-
1992
- 1992-05-06 JP JP4113482A patent/JPH05314063A/ja active Pending
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