JPH0438080B2 - - Google Patents
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- JPH0438080B2 JPH0438080B2 JP57060534A JP6053482A JPH0438080B2 JP H0438080 B2 JPH0438080 B2 JP H0438080B2 JP 57060534 A JP57060534 A JP 57060534A JP 6053482 A JP6053482 A JP 6053482A JP H0438080 B2 JPH0438080 B2 JP H0438080B2
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- JP
- Japan
- Prior art keywords
- flip
- output
- memory cell
- circuit
- spare
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は正規の回路を予備の回路に切り換える
際などに用いて好適する半導体集積回路装置に関
する。
際などに用いて好適する半導体集積回路装置に関
する。
最近、半導体集積回路装置特に半導体メモリー
においては、正規のメモリーセル回路と予備のメ
モリーセル回路を形成しておき、製造時に正規の
メモリーセル回路内に不良ビツトがあつた場合に
は、この不良ビツト部分を予備のメモリーセル回
路に置き換えて使用するような冗長性機能をもつ
たものが増加している。これは、正規のメモリー
セル回路にわずか１ビツトの不良セルがあつても
メモリー全体としては不具合なため、このような
メモリーは不良品として捨てられるからである。
即ちメモリー容量が増大するのに伴ない、不良メ
モリーセルが発生する確率が高くなつてきてお
り、不良が発生しているメモリーを捨てていたの
では、製品のコストが極めて高価なものとなつて
しまう。従つて全体の歩留り向上のために予備の
メモリーセル回路を形成し、正規のメモリーセル
回路の一部が不良の場合に、これを切り換えて使
う方法が採用されてきたのである。
においては、正規のメモリーセル回路と予備のメ
モリーセル回路を形成しておき、製造時に正規の
メモリーセル回路内に不良ビツトがあつた場合に
は、この不良ビツト部分を予備のメモリーセル回
路に置き換えて使用するような冗長性機能をもつ
たものが増加している。これは、正規のメモリー
セル回路にわずか１ビツトの不良セルがあつても
メモリー全体としては不具合なため、このような
メモリーは不良品として捨てられるからである。
即ちメモリー容量が増大するのに伴ない、不良メ
モリーセルが発生する確率が高くなつてきてお
り、不良が発生しているメモリーを捨てていたの
では、製品のコストが極めて高価なものとなつて
しまう。従つて全体の歩留り向上のために予備の
メモリーセル回路を形成し、正規のメモリーセル
回路の一部が不良の場合に、これを切り換えて使
う方法が採用されてきたのである。
第１図は、上記予備のメモリーセル回路が形成
されている半導体メモリーのブロツク構成図であ
る。図中１はアドレス信号が与えられるアドレス
バツフアであり、このアドレスバツフア１からの
出力は正規のアドレスデコーダ２および予備のア
ドレスデコーダ３に並列的に与えられる。正規の
アドレスデコーダ２のデコード出力は正規のメモ
リーセル回路４に与えられ、このデコード出力に
よつて正規のメモリーセル回路４内の１つ行線が
選択され、その後この選択された行線に接続され
たメモリーセルにデータが記憶されたり、データ
が読み出されたりする。また正規のアドレスデコ
ーダ２は予備のアドレスデコーダ３からの出力に
よつて、そのデコード動作が制御される。予備の
アドレスデコーダ３のデコード出力は予備のメモ
リーセル回路５に与えられ、このデコード出力に
よつて予備のメモリーセル回路５内のメモリーセ
ルが選択され、その後この選択されたメモリーセ
ルにデータが記憶されたり、データが読み出され
たりする。
されている半導体メモリーのブロツク構成図であ
る。図中１はアドレス信号が与えられるアドレス
バツフアであり、このアドレスバツフア１からの
出力は正規のアドレスデコーダ２および予備のア
ドレスデコーダ３に並列的に与えられる。正規の
アドレスデコーダ２のデコード出力は正規のメモ
リーセル回路４に与えられ、このデコード出力に
よつて正規のメモリーセル回路４内の１つ行線が
選択され、その後この選択された行線に接続され
たメモリーセルにデータが記憶されたり、データ
が読み出されたりする。また正規のアドレスデコ
ーダ２は予備のアドレスデコーダ３からの出力に
よつて、そのデコード動作が制御される。予備の
アドレスデコーダ３のデコード出力は予備のメモ
リーセル回路５に与えられ、このデコード出力に
よつて予備のメモリーセル回路５内のメモリーセ
ルが選択され、その後この選択されたメモリーセ
ルにデータが記憶されたり、データが読み出され
たりする。
一方、上記予備のアドレスデコーダ３は、その
構成によつては、正規のメモリーセル回路４内に
不良ビツトがあり、この不良部分を予備のメモリ
ーセル回路５内のメモリーセルと交換する際に、
メモリーセル交換のための情報が予め不揮発性記
憶素子に書き込まれている交換制御信号発生部６
から出力される交換制御信号によつて制御するこ
ともできる。即ちこのような構成の半導体メモリ
ーにおいては、正規のメモリーーセル回路４に不
良ビツトがなければ交換制御信号は出力されず、
正規のアドレスデコーダ２のみが動作して正規の
メモリーセル回路４内のメモリーセルがアクセス
される。一方、正規のメモリー回路４内に不良ビ
ツトがあれば、この不良ビツトを含む行あるいは
列アドレスに相当するデコード出力が得られるよ
うに予め予備のアドレスデコーダ３をプログラム
しておくとともに、交換制御信号発生部６から
“１”レベルまたは“０”レベルの交換制御信号
が得られるように、前記不揮発性記憶素子をプロ
グラムしておく。従つていまアドレスバツフア１
で正規のメモリーセル回路４の不良ビツトを含む
行または列アドレスに対応する出力が得られる
と、予備のアドレスデコーダ３によつて予備のメ
モリーセル回路５内のメモリーセルが選択され
る。更にこの時の予備のアドレスデコーダ３のデ
コード出力によつて正規のアドレスデコーダ２の
デコード動作が停止され、正規のメモリーセル回
路４はアクセスされない。このような作によつ
て、正規のメモリーセル回路４内の不良部分が予
備のメモリーセル回路５と交換されるものであ
る。
構成によつては、正規のメモリーセル回路４内に
不良ビツトがあり、この不良部分を予備のメモリ
ーセル回路５内のメモリーセルと交換する際に、
メモリーセル交換のための情報が予め不揮発性記
憶素子に書き込まれている交換制御信号発生部６
から出力される交換制御信号によつて制御するこ
ともできる。即ちこのような構成の半導体メモリ
ーにおいては、正規のメモリーーセル回路４に不
良ビツトがなければ交換制御信号は出力されず、
正規のアドレスデコーダ２のみが動作して正規の
メモリーセル回路４内のメモリーセルがアクセス
される。一方、正規のメモリー回路４内に不良ビ
ツトがあれば、この不良ビツトを含む行あるいは
列アドレスに相当するデコード出力が得られるよ
うに予め予備のアドレスデコーダ３をプログラム
しておくとともに、交換制御信号発生部６から
“１”レベルまたは“０”レベルの交換制御信号
が得られるように、前記不揮発性記憶素子をプロ
グラムしておく。従つていまアドレスバツフア１
で正規のメモリーセル回路４の不良ビツトを含む
行または列アドレスに対応する出力が得られる
と、予備のアドレスデコーダ３によつて予備のメ
モリーセル回路５内のメモリーセルが選択され
る。更にこの時の予備のアドレスデコーダ３のデ
コード出力によつて正規のアドレスデコーダ２の
デコード動作が停止され、正規のメモリーセル回
路４はアクセスされない。このような作によつ
て、正規のメモリーセル回路４内の不良部分が予
備のメモリーセル回路５と交換されるものであ
る。
第２図ａ，ｂは上記交換制御信号発生部６の従
来の構成を示す回路図である。第２図ａに示す回
路は、電源VD印加点と出力端子Outとの間に不
揮発性記憶素子の一つであるポリシリコン等によ
つて構成されたフユーズ素子Ｆを挿入し、出力端
子Outとアース点との間にプログラム用のエンハ
ンスメントモードのMOSトランジスタQEを挿入
し、かつ出力端子Outとアース点との間にデプレ
ツシヨンモードのMOSトランジスタQDを挿入
し、MOSトランジスタQEのゲートにはプログラ
ム信号Ｐを与えるとともに、MOSトランジスタ
QDのゲートはアース点に接続したものである。
また第２図ｂに示す回路は、電源VD印加点と出
力端子Outとの間にプログラム用のエンハンスメ
ントモードのMOSトランジスタQEを挿入し、同
様に電源VD印加点と出力端子Outとの間にデプ
レツシヨンモードのMOSトランジスタQDを挿入
し、かつ出力端子とアース点との間にフユーズ素
子Ｆを挿入し、MOSトランジスタQEのゲートに
はプログラム信号Ｐを与えるとともに、MOSト
ランジスタQDのゲートは出力端子Outに接続する
ようにしたものである。
来の構成を示す回路図である。第２図ａに示す回
路は、電源VD印加点と出力端子Outとの間に不
揮発性記憶素子の一つであるポリシリコン等によ
つて構成されたフユーズ素子Ｆを挿入し、出力端
子Outとアース点との間にプログラム用のエンハ
ンスメントモードのMOSトランジスタQEを挿入
し、かつ出力端子Outとアース点との間にデプレ
ツシヨンモードのMOSトランジスタQDを挿入
し、MOSトランジスタQEのゲートにはプログラ
ム信号Ｐを与えるとともに、MOSトランジスタ
QDのゲートはアース点に接続したものである。
また第２図ｂに示す回路は、電源VD印加点と出
力端子Outとの間にプログラム用のエンハンスメ
ントモードのMOSトランジスタQEを挿入し、同
様に電源VD印加点と出力端子Outとの間にデプ
レツシヨンモードのMOSトランジスタQDを挿入
し、かつ出力端子とアース点との間にフユーズ素
子Ｆを挿入し、MOSトランジスタQEのゲートに
はプログラム信号Ｐを与えるとともに、MOSト
ランジスタQDのゲートは出力端子Outに接続する
ようにしたものである。
第２図ａの回路において、フユーズ素子Ｆが溶
断されていないとき、出力端子Outのレベルは
MOSトランジスタQDとフユーズ素子Ｆとの抵抗
比によつて“１”レベルに保たれている。一方、
MOSトランジスタQEのゲートに“１”レベルの
プログラム信号Ｐを与えると、このトランジスタ
QEがオンしてフユーズ素子Ｆに大きな電流が流
れ、このとき発生するジユール熱によつてフユー
ズ素子Ｆが溶断される。フユーズ素子Ｆが溶断さ
れると、信号Ｐは再び“０”レベルとなつてトラ
ンジスタQEはカツトオフし、今度はトランジス
タQDを介して出力端Outが“０”レベルに放電さ
れる。そして上記出力端子Outの信号、即ち前記
交換制御信号のレベルが例えば“１”レベルのと
きには、予備のアドレスデコーダ３のデコード動
作は停止され、例えば“０”レベルのときにデコ
ード動作が行なわれる。
断されていないとき、出力端子Outのレベルは
MOSトランジスタQDとフユーズ素子Ｆとの抵抗
比によつて“１”レベルに保たれている。一方、
MOSトランジスタQEのゲートに“１”レベルの
プログラム信号Ｐを与えると、このトランジスタ
QEがオンしてフユーズ素子Ｆに大きな電流が流
れ、このとき発生するジユール熱によつてフユー
ズ素子Ｆが溶断される。フユーズ素子Ｆが溶断さ
れると、信号Ｐは再び“０”レベルとなつてトラ
ンジスタQEはカツトオフし、今度はトランジス
タQDを介して出力端Outが“０”レベルに放電さ
れる。そして上記出力端子Outの信号、即ち前記
交換制御信号のレベルが例えば“１”レベルのと
きには、予備のアドレスデコーダ３のデコード動
作は停止され、例えば“０”レベルのときにデコ
ード動作が行なわれる。
第２図ｂの回路では、第２図ａの回路とは反対
にフユーズ素子Ｆが溶断されていないとき、出力
端子OutのレベルはMOSトランジスタQDとフユ
ーズ素子Ｆとの抵抗比によつて“０”レベルに保
たれている。そしてトランジスタQEのゲートに
“１”レベルのプログラム信号Ｐを与えると、上
記と同様にフユーズ素子Ｆが溶断され、その後出
力端子OutはトランジスタQDを介して“１”レベ
ルに充電される。この場合には出力端子Outの信
号、即ち交換制御信号のレベルが例えば“０”レ
ベルのときには、予備のアドレスデコーダ３のデ
コード動作は停止され、例えば“１”レベルのと
きにデコード動作が行なわれる。
にフユーズ素子Ｆが溶断されていないとき、出力
端子OutのレベルはMOSトランジスタQDとフユ
ーズ素子Ｆとの抵抗比によつて“０”レベルに保
たれている。そしてトランジスタQEのゲートに
“１”レベルのプログラム信号Ｐを与えると、上
記と同様にフユーズ素子Ｆが溶断され、その後出
力端子OutはトランジスタQDを介して“１”レベ
ルに充電される。この場合には出力端子Outの信
号、即ち交換制御信号のレベルが例えば“０”レ
ベルのときには、予備のアドレスデコーダ３のデ
コード動作は停止され、例えば“１”レベルのと
きにデコード動作が行なわれる。
第３図は上記交換制御信号発生部６を用いない
場合における予備のアドレスデコーダ３の一つの
デコード回路の構成例を示す。この回路は、負荷
用のデプレツシヨンモードのトランジスタQLD
と、前記アドレスバツフア１から出力される各ア
ドレス信号A0，0，A1，1…をゲート入力
とする駆動用の複数のエンハンスメントモードの
トランジスタQDRとトランジスタQLDとの間に挿
入される複数のフユーズ素子FBとから構成され
る。
場合における予備のアドレスデコーダ３の一つの
デコード回路の構成例を示す。この回路は、負荷
用のデプレツシヨンモードのトランジスタQLD
と、前記アドレスバツフア１から出力される各ア
ドレス信号A0，0，A1，1…をゲート入力
とする駆動用の複数のエンハンスメントモードの
トランジスタQDRとトランジスタQLDとの間に挿
入される複数のフユーズ素子FBとから構成され
る。
このようなデコード回路では、前記正規のメモ
リーセル回路４のメモリーセルうち、例えばアド
レスA0＝A1＝…An＝０に対応するものが不良の
場合には、このアドレスに相当するデコード出力
が得られるように各フユーズ素子FBがプログラ
ム、即ち0，1，…をゲート入力とするトラ
ンジスタQDRに接続されているフユーズ素子FBが
溶断される。このためA0＝A1＝…＝An＝０の場
合、そのアドレスの予備メモリーセルがアクセス
されるものである。
リーセル回路４のメモリーセルうち、例えばアド
レスA0＝A1＝…An＝０に対応するものが不良の
場合には、このアドレスに相当するデコード出力
が得られるように各フユーズ素子FBがプログラ
ム、即ち0，1，…をゲート入力とするトラ
ンジスタQDRに接続されているフユーズ素子FBが
溶断される。このためA0＝A1＝…＝An＝０の場
合、そのアドレスの予備メモリーセルがアクセス
されるものである。
ところで第２図ａ，ｂに示す従来の交換制御信
号発生部あるいは、第３図に示す従来の予備デコ
ーダにあつては、フユーズ素子Ｆが溶断されてい
ないときは、常に電流が流れた状態になつてい
る。一方、フユーズ素子Ｆは溶断されやすくする
ために、そのパターン形状の幅が極めて細く作ら
れている。このためフユーズ素子Ｆに定常的に電
流を流すことは、信頼性上好ましくない。例えば
何らかの原因によつて電源VDにノイズがのつた
り、誤まつて電源電圧を高くしてしまつたような
場合には、フユーズ素子Ｆに異常電流が流れ、誤
まつて溶断される恐れがある。
号発生部あるいは、第３図に示す従来の予備デコ
ーダにあつては、フユーズ素子Ｆが溶断されてい
ないときは、常に電流が流れた状態になつてい
る。一方、フユーズ素子Ｆは溶断されやすくする
ために、そのパターン形状の幅が極めて細く作ら
れている。このためフユーズ素子Ｆに定常的に電
流を流すことは、信頼性上好ましくない。例えば
何らかの原因によつて電源VDにノイズがのつた
り、誤まつて電源電圧を高くしてしまつたような
場合には、フユーズ素子Ｆに異常電流が流れ、誤
まつて溶断される恐れがある。
本発明は上記実情に鑑みてなされたもので、不
揮発性記憶素子（フユーズ素子）に常時電流を流
すことなく、希望する二値の出力を得ることがで
き、以つて信頼性の高い半導体集積回路装置を提
供しようとするものである。
揮発性記憶素子（フユーズ素子）に常時電流を流
すことなく、希望する二値の出力を得ることがで
き、以つて信頼性の高い半導体集積回路装置を提
供しようとするものである。
本発明は、フリツプフロツプの出力端に、イン
ピーダンスが不揮発的に変化する不揮発性記憶素
子と容量とを接続し、上記フリツプフロツプ二つ
の出力端に各々接続されている容量の比を、上記
不揮発性記憶素子のインピーダンス状態を変化さ
せることにより変え、これにより電源投入時、フ
リツプフロツプの安定状態を変化できるように
し、以つて上記不揮発性記憶素子に常時電流を流
す必要性をなくし、装置の信頼性を高くしたもの
である。
ピーダンスが不揮発的に変化する不揮発性記憶素
子と容量とを接続し、上記フリツプフロツプ二つ
の出力端に各々接続されている容量の比を、上記
不揮発性記憶素子のインピーダンス状態を変化さ
せることにより変え、これにより電源投入時、フ
リツプフロツプの安定状態を変化できるように
し、以つて上記不揮発性記憶素子に常時電流を流
す必要性をなくし、装置の信頼性を高くしたもの
である。
以下図面を参照して本発明の一実施例を説明す
る。第４図に示される如くエンハンスメントモー
ドMOSトランジスタQE1，QE2、デプレツシヨン
モードMOSトランジスタQD1，QD2で構成される
フリツプフロツプFL1の出力N1には、不揮発性記
憶素子となるポリシリコンフユーズＦを介して容
量C1が接続される。一方、フリツプフロツプFL1
の他方の出力1には、容量C2が接続される。
る。第４図に示される如くエンハンスメントモー
ドMOSトランジスタQE1，QE2、デプレツシヨン
モードMOSトランジスタQD1，QD2で構成される
フリツプフロツプFL1の出力N1には、不揮発性記
憶素子となるポリシリコンフユーズＦを介して容
量C1が接続される。一方、フリツプフロツプFL1
の他方の出力1には、容量C2が接続される。
第４図において容量関係がC1＞C2とすれば、
電流VD投入時、出力1がN1に比べより早く充
電されるため、出力1の電位がN1の電位より高
くなり、このためトランジスタQE1がオン、QE2
がオフし、フリツプフロツプFL1はN1＝“０”，
N1＝“１”に安定する。この時出力N1が前述の
交換制御信号となり、この時N1＝“０”のため予
備回路（予備メモリーセル）は使用されない。ま
たこの時、ポリシリコンフユーズＦは低インピー
ダンス状態である。しかして予備回路使用時は、
ポリシリコンフユーズＦを例えばレーザで溶断す
る。この時は、ポリシリコンフユーズＦが高イン
ピーダンス状態に相当する。このため容量C1は
出力N1から切り離され、今度は電源投入時、出
力N1が1に比べより早く高電位になるため、ト
ランジスタQE2がオン，QE1がオフし、出力N1＝
“１”，1＝“０”となり、前記交換制御信号とな
る出力N1により、予備回路は動作状態となる。
電流VD投入時、出力1がN1に比べより早く充
電されるため、出力1の電位がN1の電位より高
くなり、このためトランジスタQE1がオン、QE2
がオフし、フリツプフロツプFL1はN1＝“０”，
N1＝“１”に安定する。この時出力N1が前述の
交換制御信号となり、この時N1＝“０”のため予
備回路（予備メモリーセル）は使用されない。ま
たこの時、ポリシリコンフユーズＦは低インピー
ダンス状態である。しかして予備回路使用時は、
ポリシリコンフユーズＦを例えばレーザで溶断す
る。この時は、ポリシリコンフユーズＦが高イン
ピーダンス状態に相当する。このため容量C1は
出力N1から切り離され、今度は電源投入時、出
力N1が1に比べより早く高電位になるため、ト
ランジスタQE2がオン，QE1がオフし、出力N1＝
“１”，1＝“０”となり、前記交換制御信号とな
る出力N1により、予備回路は動作状態となる。
このように本実施例によれば、ポリシリコンフ
ユーズＦに定常的に電流が流れることはない。ま
たポリシリコンフユーズＦが低インピーダンス状
態の時は、出力N1は“０”レベルのため電源投
入後、容量C1の充電のほんの一瞬だけ、ポリシ
リコンフユーズＦに電流が流れるだけで済む。
ユーズＦに定常的に電流が流れることはない。ま
たポリシリコンフユーズＦが低インピーダンス状
態の時は、出力N1は“０”レベルのため電源投
入後、容量C1の充電のほんの一瞬だけ、ポリシ
リコンフユーズＦに電流が流れるだけで済む。
第５図は本発明の他の実施例で、第４図のポリ
シリコンフユーズＦの代わりに高抵抗ポリシリコ
ンＲを用いている。通常このＲは高抵抗で、レー
ザアニールで低抵抗となる。このようにして低抵
抗化するのは、予備回路使用時である。即ち容量
関係がC1＞C2のため、ポリシリコンＲが低抵抗
化された時は、出力N1が“０”レベル、1が
“１”レベルとなり、この時は1が交換制御信号
となる。この場合も第４図の場合と同じ信号を供
給することができる。
シリコンフユーズＦの代わりに高抵抗ポリシリコ
ンＲを用いている。通常このＲは高抵抗で、レー
ザアニールで低抵抗となる。このようにして低抵
抗化するのは、予備回路使用時である。即ち容量
関係がC1＞C2のため、ポリシリコンＲが低抵抗
化された時は、出力N1が“０”レベル、1が
“１”レベルとなり、この時は1が交換制御信号
となる。この場合も第４図の場合と同じ信号を供
給することができる。
第６図は本発明を予備デコーダに適用した具体
例である。エンハンスメントモードMOSトラン
ジスタQ′E1，Q′E2、デプレツシヨンモードMOSト
ランジスタQD1，QD2により構成されるフリツプ
フロツプFL2は、その出力N2，2それぞれにポ
リシリコンフユーズF1，F2を介し、容量C3が接
続される。そして不良のアドレスに応じて、ポリ
シリコンフユーズF1，F2のいずれかが切断され
る。フリツプフロツプFL2の出力N2，2にエン
ハンスメントモードMOSトランジスタQE3，QE4
が接続され、これらトランジスタのゲートには信
号1が入力される。アドレス信号Axの供給端と
信号A′xの供給端間には、エンハンスメントモー
ドMOSトランジスタQE5が介挿され、アドレス信
号の供給端と信号A′xの供給端間には、エン
ハンスメントモードMOSトランジスタQE6が介挿
されている。上記トランジスタQE5のゲートはフ
リツプフロツプFL2の出力2に接続され、トラン
ジスタQE6のゲートは出力N2に接続される。予備
デコーダはエンハンスメントモードMOSトラン
ジスタQEX，QEX1，QEX2，…QE7，QE8、デプレツ
シヨンモードMOSトランジスタQD3で構成され、
トランジスタQEX，QEX1，QEX2，…QE7，QE8のゲ
ートには、信号A′x，A′x1，A′x2，…1，N1が
供給され、この予備デコーダの出力端は、バツフ
アBuを介して予備メモリーセルに接続される。
例である。エンハンスメントモードMOSトラン
ジスタQ′E1，Q′E2、デプレツシヨンモードMOSト
ランジスタQD1，QD2により構成されるフリツプ
フロツプFL2は、その出力N2，2それぞれにポ
リシリコンフユーズF1，F2を介し、容量C3が接
続される。そして不良のアドレスに応じて、ポリ
シリコンフユーズF1，F2のいずれかが切断され
る。フリツプフロツプFL2の出力N2，2にエン
ハンスメントモードMOSトランジスタQE3，QE4
が接続され、これらトランジスタのゲートには信
号1が入力される。アドレス信号Axの供給端と
信号A′xの供給端間には、エンハンスメントモー
ドMOSトランジスタQE5が介挿され、アドレス信
号の供給端と信号A′xの供給端間には、エン
ハンスメントモードMOSトランジスタQE6が介挿
されている。上記トランジスタQE5のゲートはフ
リツプフロツプFL2の出力2に接続され、トラン
ジスタQE6のゲートは出力N2に接続される。予備
デコーダはエンハンスメントモードMOSトラン
ジスタQEX，QEX1，QEX2，…QE7，QE8、デプレツ
シヨンモードMOSトランジスタQD3で構成され、
トランジスタQEX，QEX1，QEX2，…QE7，QE8のゲ
ートには、信号A′x，A′x1，A′x2，…1，N1が
供給され、この予備デコーダの出力端は、バツフ
アBuを介して予備メモリーセルに接続される。
第６図においてアドレス信号Ax＝“０”，＝
“１”の番地に不良メモリーセルがあつたとする
と、ポリシリコンフユーズF2が切断される。こ
のためフリツプフロツプFL2では、出力2の容量
が2より大きくなり、従つて電源VDの投入時に
N2＝“０”，2＝“１”となり、トランジスタQE5
がオン、QE6がオフし、アドレス信号Axがトラン
ジスタQE5を介してA′xとなり、トランジスタQEx
のゲートに伝達される。同様にトランジスタ
QEX1，QEX2，…のゲートには、他のアドレス入力
からの信号A′x1，A′x2，…が入力される。これ
ら信号は、第６図のフリツプフロツプ系と同様の
構成で不良アドレスに応じてフユーズF1，F2の
いずれかが切断され、出力されたものである。そ
して信号A′x，A′x1，A′x2，…のすべてが“０”
レベルとなつた時、予備メモリーが選択されるこ
とになる。一方、予備メモリーセルを使用しない
時は、信号N1＝“０”，1＝“１”レベルのため
トランジスタQE3，QE4，QE7がオン、QE8がオフ
し、予備メモリーセルも出力信号が“０”レベル
のため、選択されることはないものである。
“１”の番地に不良メモリーセルがあつたとする
と、ポリシリコンフユーズF2が切断される。こ
のためフリツプフロツプFL2では、出力2の容量
が2より大きくなり、従つて電源VDの投入時に
N2＝“０”，2＝“１”となり、トランジスタQE5
がオン、QE6がオフし、アドレス信号Axがトラン
ジスタQE5を介してA′xとなり、トランジスタQEx
のゲートに伝達される。同様にトランジスタ
QEX1，QEX2，…のゲートには、他のアドレス入力
からの信号A′x1，A′x2，…が入力される。これ
ら信号は、第６図のフリツプフロツプ系と同様の
構成で不良アドレスに応じてフユーズF1，F2の
いずれかが切断され、出力されたものである。そ
して信号A′x，A′x1，A′x2，…のすべてが“０”
レベルとなつた時、予備メモリーが選択されるこ
とになる。一方、予備メモリーセルを使用しない
時は、信号N1＝“０”，1＝“１”レベルのため
トランジスタQE3，QE4，QE7がオン、QE8がオフ
し、予備メモリーセルも出力信号が“０”レベル
のため、選択されることはないものである。
なお本発明は実施例のみに限られることなく、
種々の応用が可能である。例えば第７図に示され
る如く、本発明をCMOS回路に適用した場合に
特に効果を発揮する。なぜなら図示される如くＰ
チヤネル型トランジスタQP11，QP12，Ｎチヤネル
型QN11，QN12を用いたフリツプフロツプ回路を用
いると、不揮発性記憶素子Ｆに定常的に電流が流
れないばかりでなく、第７図の交換制御信号発生
回路自体に流れる電流も零となるからである。
種々の応用が可能である。例えば第７図に示され
る如く、本発明をCMOS回路に適用した場合に
特に効果を発揮する。なぜなら図示される如くＰ
チヤネル型トランジスタQP11，QP12，Ｎチヤネル
型QN11，QN12を用いたフリツプフロツプ回路を用
いると、不揮発性記憶素子Ｆに定常的に電流が流
れないばかりでなく、第７図の交換制御信号発生
回路自体に流れる電流も零となるからである。
以上説明した如く本発明によれば、不揮発性記
憶素子に定常的に電流が流れることがないため、
電源ノイズ等により誤つてデータが書き込まれる
ことがなく、信頼性の高い半導体集積回路装置が
提供できるものである。
憶素子に定常的に電流が流れることがないため、
電源ノイズ等により誤つてデータが書き込まれる
ことがなく、信頼性の高い半導体集積回路装置が
提供できるものである。
第１図は予備メモリーセル回路が形成された半
導体メモリーのブロツク構成図、第２図、第３図
は同構成の一部詳細回路図、第４図、第５図は本
発明の各実施例の回路図、第６図は本発明を予備
デコーダに適用した場合の回路図、第７図は本発
明の他の実施例の回路図である。 FL1…フリツプフロツプ回路、C1，C2…容量、
N1，1…出力端、Ｆ…ポリシリコンフユーズ、
Ｒ…高抵抗ポリシリコン。
導体メモリーのブロツク構成図、第２図、第３図
は同構成の一部詳細回路図、第４図、第５図は本
発明の各実施例の回路図、第６図は本発明を予備
デコーダに適用した場合の回路図、第７図は本発
明の他の実施例の回路図である。 FL1…フリツプフロツプ回路、C1，C2…容量、
N1，1…出力端、Ｆ…ポリシリコンフユーズ、
Ｒ…高抵抗ポリシリコン。
Claims (1)
- 【特許請求の範囲】 １ フリツプフロツプ回路と、このフリツプフロ
ツプ回路の第１の出力端に接続された容量と、前
記フリツプフロツプ回路の第２の出力端に接続さ
れた容量と、この容量に直列接続された不揮発制
記憶素子の記憶データに応じて前記第１、第２の
出力端間の容量比を変化させる手段とを具備し、
前記不揮発性記憶素子と該素子に直列の容量には
定常的な電流が流れないようにしたことを特徴と
する半導体集積回路装置。 ２ 前記フリツプフロツプ回路は、その出力状態
により予備メモリセル領域を使用するか否かを決
めるものであることを特徴とする特許請求の範囲
第１項に記載の半導体集積回路装置。 ３ フリツプフロツプ回路と、このフリツプフロ
ツプ回路の第１の出力端に接続された容量と、前
記フリツプフロツプ回路の第２の出力端に接続さ
れた容量と、前記各容量にそれぞれ直列接続され
た不揮発制記憶素子の記憶データに応じて前記第
１、第２の出力端間の容量比を変化させる手段と
を具備し、前記不揮発性記憶素子と該素子に直列
の容量には定常的な電流が流れないようにしたこ
とを特徴とする半導体集積回路装置。 ４ 前記フリツプフロツプ回路は、その出力状態
により予備メモリセル領域を使用するか否かを決
めるものであることを特徴とする特許請求の範囲
第３項に記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060534A JPS58177599A (ja) | 1982-04-12 | 1982-04-12 | 半導体集積回路装置 |
| US06/446,669 US4546455A (en) | 1981-12-17 | 1982-12-03 | Semiconductor device |
| EP82111666A EP0083031B1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
| DE8282111666T DE3279868D1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060534A JPS58177599A (ja) | 1982-04-12 | 1982-04-12 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216718A Division JPH03116499A (ja) | 1990-08-17 | 1990-08-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177599A JPS58177599A (ja) | 1983-10-18 |
| JPH0438080B2 true JPH0438080B2 (ja) | 1992-06-23 |
Family
ID=13145060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060534A Granted JPS58177599A (ja) | 1981-12-17 | 1982-04-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177599A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145361A (ja) * | 1983-02-04 | 1984-08-20 | Toyota Motor Corp | デイ−ゼルエンジン用ピント−型噴射ノズル |
| JPS60103594A (ja) * | 1983-11-10 | 1985-06-07 | Fujitsu Ltd | 情報記憶回路 |
| US4613959A (en) * | 1984-01-06 | 1986-09-23 | Thomson Components-Mostek Corportion | Zero power CMOS redundancy circuit |
| JPS62107500A (ja) * | 1985-11-05 | 1987-05-18 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPS6340897U (ja) * | 1986-09-03 | 1988-03-17 | ||
| JP2703890B2 (ja) * | 1986-11-27 | 1998-01-26 | 日本電気株式会社 | 半導体集積回路 |
| JP2894556B2 (ja) * | 1987-03-10 | 1999-05-24 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2856355B2 (ja) * | 1987-06-18 | 1999-02-10 | 富士通株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952454U (ja) * | 1972-08-17 | 1974-05-09 |
-
1982
- 1982-04-12 JP JP57060534A patent/JPS58177599A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58177599A (ja) | 1983-10-18 |
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