JPH053148B2 - - Google Patents
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- JPH053148B2 JPH053148B2 JP59227030A JP22703084A JPH053148B2 JP H053148 B2 JPH053148 B2 JP H053148B2 JP 59227030 A JP59227030 A JP 59227030A JP 22703084 A JP22703084 A JP 22703084A JP H053148 B2 JPH053148 B2 JP H053148B2
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- negative resistance
- resistance element
- drain
- current
- speed
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は負性抵抗素子に係り、特にシリコン基
板を用いた半導体の電気導電性に負性抵抗を付与
すると共に該負性抵抗をコントロールし得る負性
抵抗素子に関する。
板を用いた半導体の電気導電性に負性抵抗を付与
すると共に該負性抵抗をコントロールし得る負性
抵抗素子に関する。
一般にシリコン基板上に形成したFET（電界効
果トランジスタ）あるいはMOSトランジスタ
（金属：酸化物、半導体トランジスタ）などの電
圧−電流特性（ドレイン電流（ID）−ドレイン電
圧（VD）の関係は第４図に示すような特性を示
すことが知られている。すなわち曲線１，２，３
は各ゲート電圧VGを例えば2.5V，7.5V，10Vに
とつた場合のID〜VD特性で破線４で示す左側領域
では非飽和状態を右側領域では飽和状態を示して
いる。シリコンを基板とする半導体技術は最も一
般的でかつ材料やプロセス技術が確実に確立され
ている。このような半導体技術を用いて負性抵抗
素子を得る方法としては磁場を用いて極低温にて
電子運動を量子化すれば負性抵抗を得ることは不
可能ではない。
果トランジスタ）あるいはMOSトランジスタ
（金属：酸化物、半導体トランジスタ）などの電
圧−電流特性（ドレイン電流（ID）−ドレイン電
圧（VD）の関係は第４図に示すような特性を示
すことが知られている。すなわち曲線１，２，３
は各ゲート電圧VGを例えば2.5V，7.5V，10Vに
とつた場合のID〜VD特性で破線４で示す左側領域
では非飽和状態を右側領域では飽和状態を示して
いる。シリコンを基板とする半導体技術は最も一
般的でかつ材料やプロセス技術が確実に確立され
ている。このような半導体技術を用いて負性抵抗
素子を得る方法としては磁場を用いて極低温にて
電子運動を量子化すれば負性抵抗を得ることは不
可能ではない。
常温状態でシリコン以外のGaAs（ガリウムヒ
素）やGaP（ガリウム、燐）等を用いた
MOSFETにおいては第５図の電圧−電流特性に
示すように負性抵抗を示すことが知られている。
すなわち、これらの半導体装置においては電子移
動度の異なる二つ以上の伝導帯が存在し、半導体
基体に閾値以上の電界を印加することで高移動度
の伝導帯にある電子が低移動度の伝導帯側に遷移
することで第５図の負性曲線５の中の６で示すよ
うなネガテイブな微分コンダクタンスを示すもの
と説明されている。またガンダイオード等で一部
利用されている。
素）やGaP（ガリウム、燐）等を用いた
MOSFETにおいては第５図の電圧−電流特性に
示すように負性抵抗を示すことが知られている。
すなわち、これらの半導体装置においては電子移
動度の異なる二つ以上の伝導帯が存在し、半導体
基体に閾値以上の電界を印加することで高移動度
の伝導帯にある電子が低移動度の伝導帯側に遷移
することで第５図の負性曲線５の中の６で示すよ
うなネガテイブな微分コンダクタンスを示すもの
と説明されている。またガンダイオード等で一部
利用されている。
しかし、このようなGaAs，GaPなどによる半
導体装置はシリコンを基板とする半導体装置と比
較した場合、現在最も技術的に進歩し、かつ安価
で広い用途を持つSi基板上に負性抵抗素子を形成
した方が化合物半導体装置で作るよりも廉価で集
積回路への組み込みも容易である等の点から考え
てシリコン基板にしかも常温で容易に負性抵抗を
得るようにした方がよい。
導体装置はシリコンを基板とする半導体装置と比
較した場合、現在最も技術的に進歩し、かつ安価
で広い用途を持つSi基板上に負性抵抗素子を形成
した方が化合物半導体装置で作るよりも廉価で集
積回路への組み込みも容易である等の点から考え
てシリコン基板にしかも常温で容易に負性抵抗を
得るようにした方がよい。
本発明は上述の要求を満たすために成されたも
のでその手段は半導体を流れる電子又は正孔の走
行速度が少なくとも一部の領域で飽和速度に近い
速度で走行させる手段と、上記半導体を流れる電
子または正孔の局所的な集中効果によつて発生す
る熱によつて飽和速度で決まる値より低下する手
段により負性抵抗を生ぜしめることを特徴とする
負性抵抗素子によつてなされる。
のでその手段は半導体を流れる電子又は正孔の走
行速度が少なくとも一部の領域で飽和速度に近い
速度で走行させる手段と、上記半導体を流れる電
子または正孔の局所的な集中効果によつて発生す
る熱によつて飽和速度で決まる値より低下する手
段により負性抵抗を生ぜしめることを特徴とする
負性抵抗素子によつてなされる。
そして上記半導体を流れる電子または正孔の走
行速度が飽和速度であるようにMOSFETのゲー
ト電極下のチヤンネル長を短く選択し、ゲート酸
化膜の厚みを100Å以下に選んで半導体のチヤン
ネル部を流れる電子または正孔の発熱作用を高め
るようにし、同時にドレイン電極に加える電圧を
高めて飽和速度で走行する走行長を長くしてこの
部分の抵抗を増加させることで負性抵抗効果を発
生させる。
行速度が飽和速度であるようにMOSFETのゲー
ト電極下のチヤンネル長を短く選択し、ゲート酸
化膜の厚みを100Å以下に選んで半導体のチヤン
ネル部を流れる電子または正孔の発熱作用を高め
るようにし、同時にドレイン電極に加える電圧を
高めて飽和速度で走行する走行長を長くしてこの
部分の抵抗を増加させることで負性抵抗効果を発
生させる。
以下、本発明の一実施例を図面について詳記す
る。
る。
第１図は本発明の負性抵抗素子として作動させ
るためのMOSFETの一実施例を説明するための
原理的摸式図である。第１図はｐチヤンネルを例
にとつて説明するが７はｎ型のシリコン基板であ
り、ソース８およびドレイン９はｐ型不純物を拡
散法等で作つた二つの低抵抗領域であり、これら
のドレイン・ソース間に形成される動作チヤンネ
ル領域は狭いことが電気的に望まれ、通常は製造
上の制限から5μ程度に選択されるが、本発明で
は動作チヤンネルを走行するキヤリアの走行が少
なくとも動作チヤンネルの一部で飽和速度に近い
速度で走行するように充分に狭く選択し、たとえ
ば、(3)μ程度に選択するを可とし、ゲート絶縁膜
１０としては厚さ約70Åのシリコン窒化膜を用い
て従来のゲート絶縁膜の厚さ800〜2000Åに比べ
て充分に薄く形成する。すなわちゲート絶縁膜１
０を充分に薄くすることでこの部分の電流密度を
大きくする。１１，１２，１３はそれぞれソー
ス、ドレイン、ゲート電極である。
るためのMOSFETの一実施例を説明するための
原理的摸式図である。第１図はｐチヤンネルを例
にとつて説明するが７はｎ型のシリコン基板であ
り、ソース８およびドレイン９はｐ型不純物を拡
散法等で作つた二つの低抵抗領域であり、これら
のドレイン・ソース間に形成される動作チヤンネ
ル領域は狭いことが電気的に望まれ、通常は製造
上の制限から5μ程度に選択されるが、本発明で
は動作チヤンネルを走行するキヤリアの走行が少
なくとも動作チヤンネルの一部で飽和速度に近い
速度で走行するように充分に狭く選択し、たとえ
ば、(3)μ程度に選択するを可とし、ゲート絶縁膜
１０としては厚さ約70Åのシリコン窒化膜を用い
て従来のゲート絶縁膜の厚さ800〜2000Åに比べ
て充分に薄く形成する。すなわちゲート絶縁膜１
０を充分に薄くすることでこの部分の電流密度を
大きくする。１１，１２，１３はそれぞれソー
ス、ドレイン、ゲート電極である。
一般に、電流密度をＪ、キヤリア密度をＱ、キ
ヤリア走行速度をｖとすれば、 Ｊ＝Ｑ・ｖ の関係が成立する。
ヤリア走行速度をｖとすれば、 Ｊ＝Ｑ・ｖ の関係が成立する。
また、ゲート絶縁膜厚をｄ、ゲート絶縁膜の誘
電率をε、ゲートの面積をＳ、ゲート印加電圧を
VG、チヤネルの閾電圧をVTとすれば、 Ｑ＝εＳ／ｄ（VG−VT） の関係が成立する。
電率をε、ゲートの面積をＳ、ゲート印加電圧を
VG、チヤネルの閾電圧をVTとすれば、 Ｑ＝εＳ／ｄ（VG−VT） の関係が成立する。
したがつて、ｄを薄くすることによりＱすなわ
ちＪ（電流密度）を大きくすることができる。
ちＪ（電流密度）を大きくすることができる。
さらに本発明ではゲート電極１３に印加するゲ
ート電圧VGによつて誘起するチヤンネル部CHの
電子密度を著しく大きくするためにドレイン電極
１２に印加する電圧を大きくしている。ドレイン
電圧VDより実効ゲート電圧（VG−VT）を大きく
すると、いわゆるチヤネルピンチオフが起こり、
電流が飽和する。これは、チヤネルを流れる電流
通路が狭められることによるものであり、このと
き電流密度は極限的に増大する。これはｎチヤネ
ルの場合であるが、ｐチヤネル素子の場合は電子
ではなく正孔密度に置き代る。
ート電圧VGによつて誘起するチヤンネル部CHの
電子密度を著しく大きくするためにドレイン電極
１２に印加する電圧を大きくしている。ドレイン
電圧VDより実効ゲート電圧（VG−VT）を大きく
すると、いわゆるチヤネルピンチオフが起こり、
電流が飽和する。これは、チヤネルを流れる電流
通路が狭められることによるものであり、このと
き電流密度は極限的に増大する。これはｎチヤネ
ルの場合であるが、ｐチヤネル素子の場合は電子
ではなく正孔密度に置き代る。
すなわち本発明の動作原理を第１図並びに第２
図によつて説明すると、今第１図でソース・ドレ
イン電極１１，１２間のゲート電極１３下でキヤ
リアが流れるためにはソース・ドレイン間に電圧
VDを加えてPN接合の空乏層１４を充分に拡げて
ゲート電圧VGをゲート電極１３に印加してゲー
ト直下のチヤンネル部CHをソース・ドレイン間
に連絡させる。この際第１図に示すＮ型基板では
空乏層が出来るのはゲート電極１３に負の電位
VGを加えた時で空乏層１４には正のキヤリアが
局在し、該キヤリアのチヤンネル部CHを走行中
の速度は電界の大きいドレイン電極近傍で飽和速
度となる。すなわち、第２図は横軸にドレイン電
圧VDを縦軸にキヤリア走行速度ｖをとつたもの
であるが、曲線１６で示すようにドレイン電極１
２近傍の電界の高い所では飽和速度１５で示すよ
うに飽和速度で走行している。このような局所的
な集中効果は、ｄ（ゲート絶縁膜厚）が小さい
（薄い）、したがつて前述したＱ（キヤリア密度）
すなわちＪ（電流密度）が大きいと、ソース、ド
レイン間では電流が一定であることから、第１図
ｂの○印６で示すチヤネル部分で電流の集中が強
調されることによる。このような飽和速度で走行
している部分のキヤリアの電流密度を充分に大き
く取るようにゲート絶縁膜を充分に薄く選択して
いるためにこの部分でのキヤリアによる電流加熱
は通常より１桁大きい（約50℃）温度上昇となつ
て飽和速度で走行しているキヤリアは第２図の曲
線１７で示すようにキヤリア走行速度を低下させ
る。さらにドレイン電極１２に加える電圧VDを
充分に高く、例えば(6)Ｖに取つているためにドレ
イン電極近傍の空乏層が拡がつて飽和速度で走行
するチヤンネルの距離が拡大されて行く。すなわ
ちドレイン近傍のチヤンネルでのゲート絶縁膜
（第１図ａの○印５で示す部分）を薄くしてキヤ
リアによる電流発熱によつてキヤリアの飽和速度
を低下させることと、ドレイン電圧を上げること
で空乏層を拡げて飽和速度でキヤリアがチヤンネ
ル部を走行する距離を大きくしたことでチヤンネ
ル間でみた抵抗が大きくなることでシリコン基板
を用いたMOSFETでも常温で負性抵抗を示す。
第３図は本発明のドレイン電流IDとドレイン電圧
VDとの関係を示す測定例である。第３図におい
て曲線１９はゲート電圧VGを5Vにとりドレイン
電圧VDとドレイン電流IDとの関係をプロツトした
ものでこの場合は通常のMOSFETのID−VD特性
を示している。曲線１８はゲート電圧VG＝6Vを
パラメータとしてID−VD特性をプロツトした場合
でドレイン電圧VD＝５〜7Vで負性抵抗曲線２０
が表れている。第３図で破線で示すICはドレイ
ン電流IDからいわゆるアバランシエ増倍によるシ
リコン基板電流を除いた成分を示すものでありソ
ース電流に相当するチヤンネル電流である。この
場合上記MOSFETの負性コンダクタンス（抵抗
の逆数）の絶対値をMOSFETのドレイン電極近
傍でアバランシエ増倍で発生するキヤリアによる
正のコンダクタンスの増加よりも大きく選択しな
ければならない。換言すればドレイン電極近傍で
ドレイン電圧を高くすることで生じた基板電流が
チヤンネル電流Icに重量されているのでチヤンネ
ル電流の減少分より基板電流の増加分が小さくな
ければならない。このように負性コンダクタンス
と正のコンダクタンスをMOSFET設計時に選択
すれればよい。チヤンネル電流Icを用いれば曲線
１８より大きな負性抵抗が得られる。
図によつて説明すると、今第１図でソース・ドレ
イン電極１１，１２間のゲート電極１３下でキヤ
リアが流れるためにはソース・ドレイン間に電圧
VDを加えてPN接合の空乏層１４を充分に拡げて
ゲート電圧VGをゲート電極１３に印加してゲー
ト直下のチヤンネル部CHをソース・ドレイン間
に連絡させる。この際第１図に示すＮ型基板では
空乏層が出来るのはゲート電極１３に負の電位
VGを加えた時で空乏層１４には正のキヤリアが
局在し、該キヤリアのチヤンネル部CHを走行中
の速度は電界の大きいドレイン電極近傍で飽和速
度となる。すなわち、第２図は横軸にドレイン電
圧VDを縦軸にキヤリア走行速度ｖをとつたもの
であるが、曲線１６で示すようにドレイン電極１
２近傍の電界の高い所では飽和速度１５で示すよ
うに飽和速度で走行している。このような局所的
な集中効果は、ｄ（ゲート絶縁膜厚）が小さい
（薄い）、したがつて前述したＱ（キヤリア密度）
すなわちＪ（電流密度）が大きいと、ソース、ド
レイン間では電流が一定であることから、第１図
ｂの○印６で示すチヤネル部分で電流の集中が強
調されることによる。このような飽和速度で走行
している部分のキヤリアの電流密度を充分に大き
く取るようにゲート絶縁膜を充分に薄く選択して
いるためにこの部分でのキヤリアによる電流加熱
は通常より１桁大きい（約50℃）温度上昇となつ
て飽和速度で走行しているキヤリアは第２図の曲
線１７で示すようにキヤリア走行速度を低下させ
る。さらにドレイン電極１２に加える電圧VDを
充分に高く、例えば(6)Ｖに取つているためにドレ
イン電極近傍の空乏層が拡がつて飽和速度で走行
するチヤンネルの距離が拡大されて行く。すなわ
ちドレイン近傍のチヤンネルでのゲート絶縁膜
（第１図ａの○印５で示す部分）を薄くしてキヤ
リアによる電流発熱によつてキヤリアの飽和速度
を低下させることと、ドレイン電圧を上げること
で空乏層を拡げて飽和速度でキヤリアがチヤンネ
ル部を走行する距離を大きくしたことでチヤンネ
ル間でみた抵抗が大きくなることでシリコン基板
を用いたMOSFETでも常温で負性抵抗を示す。
第３図は本発明のドレイン電流IDとドレイン電圧
VDとの関係を示す測定例である。第３図におい
て曲線１９はゲート電圧VGを5Vにとりドレイン
電圧VDとドレイン電流IDとの関係をプロツトした
ものでこの場合は通常のMOSFETのID−VD特性
を示している。曲線１８はゲート電圧VG＝6Vを
パラメータとしてID−VD特性をプロツトした場合
でドレイン電圧VD＝５〜7Vで負性抵抗曲線２０
が表れている。第３図で破線で示すICはドレイ
ン電流IDからいわゆるアバランシエ増倍によるシ
リコン基板電流を除いた成分を示すものでありソ
ース電流に相当するチヤンネル電流である。この
場合上記MOSFETの負性コンダクタンス（抵抗
の逆数）の絶対値をMOSFETのドレイン電極近
傍でアバランシエ増倍で発生するキヤリアによる
正のコンダクタンスの増加よりも大きく選択しな
ければならない。換言すればドレイン電極近傍で
ドレイン電圧を高くすることで生じた基板電流が
チヤンネル電流Icに重量されているのでチヤンネ
ル電流の減少分より基板電流の増加分が小さくな
ければならない。このように負性コンダクタンス
と正のコンダクタンスをMOSFET設計時に選択
すれればよい。チヤンネル電流Icを用いれば曲線
１８より大きな負性抵抗が得られる。
本発明は叙上の如く構成し、かつ動作させたの
で、GaAs半導体装置の如くバルク効果を用いた
２端子素子と異なり容易に第３のゲート電極で負
性抵抗をコントロールすることが出来るだけでな
く、シリコン基板を用いて常温で負性抵抗素子が
得られる特徴を有し周波数発振回路や信号増幅回
路のIC化における利用価値が極めて高いもので
ある。
で、GaAs半導体装置の如くバルク効果を用いた
２端子素子と異なり容易に第３のゲート電極で負
性抵抗をコントロールすることが出来るだけでな
く、シリコン基板を用いて常温で負性抵抗素子が
得られる特徴を有し周波数発振回路や信号増幅回
路のIC化における利用価値が極めて高いもので
ある。
第１図ａは本発明の負性抵抗素子を説明するた
めの原理的模式図、第１図ｂは電子または正孔の
局所的な集中効果を説明する図、第２図は第１図
ａの動作説明用のドレイン電圧対キヤリア走行速
度の関係を示す線図、第３図は本発明の負性抵抗
素子特性と従来のMOSFETとの関係を示すドレ
イン電圧対ドレイン電流特性の比較曲線図、第４
図は従来のMOSFETのドレイン電圧、電流特性
図、第５図は従来のバルク効果を用いた負性抵抗
効果の説明波形図である。 ７……シリコン基板、８，９……ｐ型抵抗領
域、１０……ゲート絶縁膜、１１……ソース電
極、１２……ドレイン電極、１３……ゲート電
極、１４……空乏層、VD……ドレイン電圧、VG
……ゲート電圧、ID……ドレイン電流。
めの原理的模式図、第１図ｂは電子または正孔の
局所的な集中効果を説明する図、第２図は第１図
ａの動作説明用のドレイン電圧対キヤリア走行速
度の関係を示す線図、第３図は本発明の負性抵抗
素子特性と従来のMOSFETとの関係を示すドレ
イン電圧対ドレイン電流特性の比較曲線図、第４
図は従来のMOSFETのドレイン電圧、電流特性
図、第５図は従来のバルク効果を用いた負性抵抗
効果の説明波形図である。 ７……シリコン基板、８，９……ｐ型抵抗領
域、１０……ゲート絶縁膜、１１……ソース電
極、１２……ドレイン電極、１３……ゲート電
極、１４……空乏層、VD……ドレイン電圧、VG
……ゲート電圧、ID……ドレイン電流。
Claims (1)
- 【特許請求の範囲】 １ 半導体を流れる電子又は正孔を少なくとも一
部の領域で飽和速度に近い速度で走行させる手段
と、上記半導体を流れる電子または正孔の局所的
な集中効果によつて発生する熱によつて飽和速度
を低下させる手段により負性抵抗を生せじめるこ
とを特徴とする負性抵抗素子。 ２ 前記電子または正孔の走行速度を飽和速度と
し局所的な集中効果を得るためにゲート絶縁膜を
100Å以下に選択してなることを特徴とする特許
請求の範囲第１項記載の負性抵抗素子。 ３ 前記負性抵抗素子の負性コンダクタンスの絶
対値が素子の一方の電極近傍でアバランシエ増倍
で発生する電子又は正孔による正のコンダクタン
スの増加よりも大きくなるようにしてなることを
特徴とする特許請求の範囲第１項記載の負性抵抗
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227030A JPS61104668A (ja) | 1984-10-29 | 1984-10-29 | 負性抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227030A JPS61104668A (ja) | 1984-10-29 | 1984-10-29 | 負性抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61104668A JPS61104668A (ja) | 1986-05-22 |
| JPH053148B2 true JPH053148B2 (ja) | 1993-01-14 |
Family
ID=16854415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227030A Granted JPS61104668A (ja) | 1984-10-29 | 1984-10-29 | 負性抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104668A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4945650B2 (ja) * | 2010-03-10 | 2012-06-06 | 株式会社東芝 | 半導体装置 |
-
1984
- 1984-10-29 JP JP59227030A patent/JPS61104668A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61104668A (ja) | 1986-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |