JPH05315338A - 半導体チップ - Google Patents

半導体チップ

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Abstract

(57)【要約】 【目的】 本発明は、基板への低ダメージ実装が可能な
半導体チップを提供することを目的とする。 【構成】 半導体チップには、共晶合金を組成する2種
類の金属材料(14、15)が交互に積層されたバンプ
(16)が設けられているので、各層の境界面で共晶合
金反応が起こる。このため、バンプ(16)全体が十分
に溶解するので確実に基板上に半導体チップが接続でき
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、基板上の電極端子にバ
ンプが設けられた半導体チップに関する。
【0002】
【従来の技術】半導体チップ上の全パッドを特定のバン
プにより基板上に接続するワイヤレスボンディングに
は、フリップチップ方式やTAB(Tape Automated Bon
ding)方式などがある。特にTAB方式では、バンプの
主材料にAuを用いて、Au−Sn共晶法などによって
半導体チップを接続するのが主流となっている。
【0003】図3(a)は、Auバンプを設けた従来の
半導体チップの構造を示す断面図である。この従来例
は、Alパッド31上にTi−W合金32が、Ti−W
合金32上にAu層33が、Au層33上にAuバンプ
34がそれぞれ電気メッキ法により形成されている。
【0004】
【発明が解決しようとする課題】ところで、Au−Sn
共晶法による実装方法では、基板上のパッドにSnをメ
ッキして、このパッドとAuバンプとの間でAu−Sn
共晶合金反応を起こさせることにより、Auバンプの表
面部分を溶解して接続していた。
【0005】しかし、Au−Sn共晶合金反応はAuバ
ンプとパッドのSnメッキとの接触面でしか起きない。
このため、半導体チップ上のAuバンプの高さにばらつ
きがありパッドと接触しないAuバンプがある場合は接
触不良となる。このような接触不良のAuバンプの状態
を図3(b)に示す。同図では、基板41上に半導体チ
ップ42が実装されているが、バンプ44が非接触のた
めに、バンプ44の表面ではAu−Sn共晶合金反応が
起こらず接続不良となっている。
【0006】このように従来の半導体チップは、実装時
の歩留りが低く問題であった。本発明は、このような問
題を解決することを目的とする。
【0007】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体チップには、共晶合金を組成する2
種類の金属材料が交互に積層されたバンプが設けられて
いる。
【0008】
【作用】本発明の半導体チップによれば、共晶合金を組
成する2種類の金属材料が交互に積層されたバンプが設
けられているので、各層の境界面で共晶合金反応が起こ
る。このため、バンプ全体が十分に溶解するので、適度
な圧力を掛ければ確実に基板上に半導体チップが接続で
きる。
【0009】
【実施例】以下、本発明の一実施例について、添付図面
を参照しながら説明する。図1(a)は、本実施例の半
導体チップの構造を示す断面図である。本実施例では、
Alパッド11上にTi−W合金12が形成され、Al
パッド11との密着性を確保し、かつ上層のAu層13
とAlパッド11とが接合時の熱で金属間化合物を形成
しないバリヤメタルの役目を果たしている。Ti−W合
金12上にはAu層13が形成され、上層のAu層14
をメッキ形成する時の良好なメッキ性の確保とTi−W
合金12との密着性を得ている。Au層13の上にはA
u層14とSn層15とが電気メッキ法により交互に積
層されている。このAu層14とSn層15とで多層構
造のバンプ16が形成されている。バンプ16の最上層
は必ずしもSn層である必要はなく、図1(b)に示す
ようにAu層が最上層であってもよい。この場合、最上
層のAu層の厚さが十分に薄ければ、実装時にAu層全
体がAu−Sn共晶合金反応によって溶解するので、適
度な圧力を掛ければ確実に接続される。最上層のAu層
が厚く全体が溶解しない場合は、テープあるいは電極パ
ッドにSnメッキを施せばよい。また、本実施例ではS
n層の形成に電気メッキ法を用いたが、真空蒸着法を用
いて0.1〜2.0μmの厚さにSn層を付着させても
よい。
【0010】このように、本実施例ではAu層とSn層
を交互に積層させてバンプ16を形成しているので、実
装時に各層の境界面でAu−Sn共晶合金反応を起こさ
せることができる。このため、バンプ16全体が十分に
溶解するので、半導体チップ上に設けられた複数のバン
プの高さに多少のばらつきがあっても、適度な圧力を掛
ければ確実に接続することができる。
【0011】実装状態の例を図2に示す。図2(a)
は、フリップチップ方式を用いて基板21上に半導体チ
ップ22を実装した状態を示す断面図である。半導体チ
ップ22に設けられた各バンプ23、24、25はいず
れも十分に溶解しており、適度な圧力を掛ければ、基板
21上の端子に確実に接続される。また、図2(b)
は、TAB方式を用いて基板26上に半導体チップ27
を実装した状態を示す断面図である。半導体チップ27
に設けられたバンプ28はテープ29に確実に接続され
る。
【0012】
【発明の効果】本発明の半導体チップであれば、共晶合
金を組成する2種類の金属材料が交互に積層されたバン
プが設けられているので、各層の境界面で共晶合金反応
が起こる。このため、バンプ全体が十分に溶解するの
で、適度な圧力を掛ければ確実に接続できる。
【0013】このように本発明は、共晶合金反応を用い
て接続するので、低ダメージ実装が可能となる。また、
バンプの高さばらつきに余裕が出るので、実装時の歩留
りが向上する。
【図面の簡単な説明】
【図1】本実施例の半導体チップの構造を示す断面図で
ある。
【図2】基板上に半導体チップを実装した状態を示す断
面図である。
【図3】従来例の半導体チップの構造を示す断面図であ
る。
【符号の説明】
11…Alパッド、12…Ti−W合金、13…Au
層、14…Au層14、15…Sn層、16…バンプ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 共晶合金を組成する2種類の金属材料が
    交互に積層されたバンプが設けられていることを特徴と
    する半導体チップ。
  2. 【請求項2】 2種類の金属材料がAuとSnであるこ
    とを特徴とする請求項1記載の半導体チップ。
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