JPH05315550A - 増幅回路 - Google Patents
増幅回路Info
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- JPH05315550A JPH05315550A JP4121780A JP12178092A JPH05315550A JP H05315550 A JPH05315550 A JP H05315550A JP 4121780 A JP4121780 A JP 4121780A JP 12178092 A JP12178092 A JP 12178092A JP H05315550 A JPH05315550 A JP H05315550A
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- terminal
- emitter
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Abstract
(57)【要約】
【目的】 高周波用増幅回路の構成素子数を低減し、特
にＭＭＩＣ化においてそのチップサイズを飛躍的に小さ
くする。 【構成】 エミッタ接地された前段のバイポーラトラン
ジスタ１１のコレクタ端子と、同じくエミッタ接地され
た後段のバイポーラトランジスタ１２のベース端子との
間を、ＤＣブロックのためのキャパシタンスを介在させ
ずに直流的に直接接続する。前段の出力バイアス端子と
後段の入力バイアス端子とを、段間バイアス端子１６と
して共通化する。両トランジスタのうちの少なくとも後
段トランジスタ１２として、エミッタの材料をＡｌＧａ
Ａｓ、ベースおよびコレクタの材料をＧａＡｓとしたヘ
テロ接合バイポーラトランジスタを用いる。
にＭＭＩＣ化においてそのチップサイズを飛躍的に小さ
くする。 【構成】 エミッタ接地された前段のバイポーラトラン
ジスタ１１のコレクタ端子と、同じくエミッタ接地され
た後段のバイポーラトランジスタ１２のベース端子との
間を、ＤＣブロックのためのキャパシタンスを介在させ
ずに直流的に直接接続する。前段の出力バイアス端子と
後段の入力バイアス端子とを、段間バイアス端子１６と
して共通化する。両トランジスタのうちの少なくとも後
段トランジスタ１２として、エミッタの材料をＡｌＧａ
Ａｓ、ベースおよびコレクタの材料をＧａＡｓとしたヘ
テロ接合バイポーラトランジスタを用いる。
Description
【０００１】
【産業上の利用分野】本発明は増幅回路、特に高周波用
増幅回路に関するものである。
増幅回路に関するものである。
【０００２】
【従来の技術】化合物半導体の分野において、エミッタ
にワイドバンドギャップを用いたヘテロ接合バイポーラ
トランジスタは高速・高周波用のトランジスタとして近
年注目を集めている。例えばエミッタの材料をＡｌＧａ
Ａｓ、ベースおよびコレクタの材料をＧａＡｓとしたヘ
テロ接合バイポーラトランジスタは、現在最も開発が進
んでいる。従来、上記ヘテロ接合バイポーラトランジス
タを用いた高周波用の増幅回路は、通常のＳｉバイポー
ラトランジスタの場合と同様の回路で構成されていた。
にワイドバンドギャップを用いたヘテロ接合バイポーラ
トランジスタは高速・高周波用のトランジスタとして近
年注目を集めている。例えばエミッタの材料をＡｌＧａ
Ａｓ、ベースおよびコレクタの材料をＧａＡｓとしたヘ
テロ接合バイポーラトランジスタは、現在最も開発が進
んでいる。従来、上記ヘテロ接合バイポーラトランジス
タを用いた高周波用の増幅回路は、通常のＳｉバイポー
ラトランジスタの場合と同様の回路で構成されていた。
【０００３】以下、図面を参照しながら従来の高周波用
増幅回路の数例を説明する。
増幅回路の数例を説明する。
【０００４】図６は２石のトランジスタを用いた増幅回
路の構成を示す回路図であり、図７は１石のトランジス
タを用いた増幅回路の構成を示す回路図である。
路の構成を示す回路図であり、図７は１石のトランジス
タを用いた増幅回路の構成を示す回路図である。
【０００５】図６において、６１および６２はそれぞれ
前段および後段トランジスタで、いずれもエミッタ接地
型である。３はＤＣブロックと呼ばれるバイアス遮断用
のキャパシタンス、４は高周波遮断用のリアクタンス、
７は高周波（ＲＦ）入力端子、８はＲＦ出力端子、９は
接地点、６５は前段入力バイアス端子、６６は前段出力
バイアス端子、６７は後段入力バイアス端子、６８は後
段出力バイアス端子である。同図において、各ノード６
ａ、６ｂ、６ｃ、６ｄに印加されるバイアス電圧は、 Ｖin＝Ｖ(6a)＝Ｖ(6c)＜Ｖout ＝Ｖ(6b)＝Ｖ(6d) で表され、一般に、ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接
合バイポーラトランジスタでは、Ｖin＝１．４〜１．５
Ｖ、Ｖout ＝３〜１０Ｖ程度に、Ｓｉ系（ホモ接合）バ
イポーラトランジスタでは、Ｖin＝０．７Ｖ、Ｖout ＝
５〜２０Ｖ程度に各々設定される。
前段および後段トランジスタで、いずれもエミッタ接地
型である。３はＤＣブロックと呼ばれるバイアス遮断用
のキャパシタンス、４は高周波遮断用のリアクタンス、
７は高周波（ＲＦ）入力端子、８はＲＦ出力端子、９は
接地点、６５は前段入力バイアス端子、６６は前段出力
バイアス端子、６７は後段入力バイアス端子、６８は後
段出力バイアス端子である。同図において、各ノード６
ａ、６ｂ、６ｃ、６ｄに印加されるバイアス電圧は、 Ｖin＝Ｖ(6a)＝Ｖ(6c)＜Ｖout ＝Ｖ(6b)＝Ｖ(6d) で表され、一般に、ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接
合バイポーラトランジスタでは、Ｖin＝１．４〜１．５
Ｖ、Ｖout ＝３〜１０Ｖ程度に、Ｓｉ系（ホモ接合）バ
イポーラトランジスタでは、Ｖin＝０．７Ｖ、Ｖout ＝
５〜２０Ｖ程度に各々設定される。
【０００６】図７において、７１はトランジスタで、エ
ミッタ接地型である。また７５はバイアス端子で、同図
のように入出力のバイアスを１端子で引き出す場合、入
力側に７７および７８のレジスタンスを挿入した電圧分
配法が一般に用いられる。同図においても、各ノード７
ａ、７ｂに印加されるバイアス電圧は、 Ｖin＝Ｖ(7a)＜Ｖout ＝Ｖ(7b) で表される。
ミッタ接地型である。また７５はバイアス端子で、同図
のように入出力のバイアスを１端子で引き出す場合、入
力側に７７および７８のレジスタンスを挿入した電圧分
配法が一般に用いられる。同図においても、各ノード７
ａ、７ｂに印加されるバイアス電圧は、 Ｖin＝Ｖ(7a)＜Ｖout ＝Ｖ(7b) で表される。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、入出力バイアスが異なるため、個々にバ
イアス端子を引出したり、電力損失の大きいレジスタン
ス素子を用いたりしていたので、回路の簡略化および低
消費電力化の障害になっていた。さらに、この高周波用
増幅回路を１チップ上に集積化（ＭＭＩＣ化）した場合
には、素子の多さはそのままチップの大きさにつなが
り、エピタキシャル基板等の高価な基板を用いる化合物
半導体では、低コスト化への妨げとなっていた。
うな構成では、入出力バイアスが異なるため、個々にバ
イアス端子を引出したり、電力損失の大きいレジスタン
ス素子を用いたりしていたので、回路の簡略化および低
消費電力化の障害になっていた。さらに、この高周波用
増幅回路を１チップ上に集積化（ＭＭＩＣ化）した場合
には、素子の多さはそのままチップの大きさにつなが
り、エピタキシャル基板等の高価な基板を用いる化合物
半導体では、低コスト化への妨げとなっていた。
【０００８】特に、２段増幅回路における段間のＤＣブ
ロック用キャパシタンスは、大きな容量を必要とするた
め、大容量が作りにくいＭＭＩＣでは、チップの小型化
はほとんど不可能であった。
ロック用キャパシタンスは、大きな容量を必要とするた
め、大容量が作りにくいＭＭＩＣでは、チップの小型化
はほとんど不可能であった。
【０００９】本発明は上記問題点に鑑み、段間のキャパ
シタンスをなくしかつ引き出すバイアス端子を減少し
た、あるいはレジスタンスによる電圧分配法を用いない
高周波用増幅回路を提供するものである。
シタンスをなくしかつ引き出すバイアス端子を減少し
た、あるいはレジスタンスによる電圧分配法を用いない
高周波用増幅回路を提供するものである。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに請求項１の発明は、エミッタ接地された前段のバイ
ポーラトランジスタと、エミッタ接地された後段のバイ
ポーラトランジスタとを備え、後段のバイポーラトラン
ジスタのベース端子は前段のバイポーラトランジスタの
コレクタ端子に直流回路上直接結線された構成を採用し
たものである。また、請求項２の発明は、少なくとも後
段のバイポーラトランジスタとして、エミッタの材料を
ＡｌＧａＡｓ、ベースおよびコレクタの材料をＧａＡｓ
としたヘテロ接合バイポーラトランジスタを用いること
としたものである。
めに請求項１の発明は、エミッタ接地された前段のバイ
ポーラトランジスタと、エミッタ接地された後段のバイ
ポーラトランジスタとを備え、後段のバイポーラトラン
ジスタのベース端子は前段のバイポーラトランジスタの
コレクタ端子に直流回路上直接結線された構成を採用し
たものである。また、請求項２の発明は、少なくとも後
段のバイポーラトランジスタとして、エミッタの材料を
ＡｌＧａＡｓ、ベースおよびコレクタの材料をＧａＡｓ
としたヘテロ接合バイポーラトランジスタを用いること
としたものである。
【００１１】請求項３の発明は、エミッタ接地されたバ
イポーラトランジスタを備え、該バイポーラトランジス
タのコレクタ端子と同一のバイアスが該バイポーラトラ
ンジスタのベース端子に印加された構成を採用したもの
である。また、請求項４の発明は、バイポーラトランジ
スタとして、エミッタの材料をＡｌＧａＡｓ、ベースお
よびコレクタの材料をＧａＡｓとしたヘテロ接合バイポ
ーラトランジスタを用いることとしたものである。
イポーラトランジスタを備え、該バイポーラトランジス
タのコレクタ端子と同一のバイアスが該バイポーラトラ
ンジスタのベース端子に印加された構成を採用したもの
である。また、請求項４の発明は、バイポーラトランジ
スタとして、エミッタの材料をＡｌＧａＡｓ、ベースお
よびコレクタの材料をＧａＡｓとしたヘテロ接合バイポ
ーラトランジスタを用いることとしたものである。
【００１２】請求項５の発明に係る集積化された増幅回
路は、半導体基板上に形成されかつエミッタ接地された
前段のヘテロ接合バイポーラトランジスタと、前記半導
体基板上に形成されかつエミッタ接地された後段のヘテ
ロ接合バイポーラトランジスタと、前段のヘテロ接合バ
イポーラトランジスタのコレクタ端子から直接伸長され
かつ特性インピーダンスを徐々に変化させながら後段の
ヘテロ接合バイポーラトランジスタのベース端子に直接
接続された分布定数線路とを備えた構成を採用したもの
である。
路は、半導体基板上に形成されかつエミッタ接地された
前段のヘテロ接合バイポーラトランジスタと、前記半導
体基板上に形成されかつエミッタ接地された後段のヘテ
ロ接合バイポーラトランジスタと、前段のヘテロ接合バ
イポーラトランジスタのコレクタ端子から直接伸長され
かつ特性インピーダンスを徐々に変化させながら後段の
ヘテロ接合バイポーラトランジスタのベース端子に直接
接続された分布定数線路とを備えた構成を採用したもの
である。
【００１３】
【作用】請求項１または２の発明によれば、段間のキャ
パシタンスをなくして前段の出力バイアス端子と後段の
入力バイアス端子とを１つにすることが可能となる。ま
た、請求項３または４の発明によれば、レジスタンスに
よる電圧分配法をなくしてリアクタンスのみでバイアス
を供給することが可能となる。
パシタンスをなくして前段の出力バイアス端子と後段の
入力バイアス端子とを１つにすることが可能となる。ま
た、請求項３または４の発明によれば、レジスタンスに
よる電圧分配法をなくしてリアクタンスのみでバイアス
を供給することが可能となる。
【００１４】また、請求項５の発明に係る集積化された
増幅回路によれば、ＭＭＩＣ化においてそのチップサイ
ズが飛躍的に小さくなり、結果として大幅なコスト低減
が可能となる。しかも、前段のヘテロ接合バイポーラト
ランジスタの出力インピーダンスと後段のヘテロ接合バ
イポーラトランジスタの入力インピーダンスとの違いに
マッチングさせるように分布定数線路の特性インピーダ
ンスを徐々に変化させているので、段間損失が低減され
る。
増幅回路によれば、ＭＭＩＣ化においてそのチップサイ
ズが飛躍的に小さくなり、結果として大幅なコスト低減
が可能となる。しかも、前段のヘテロ接合バイポーラト
ランジスタの出力インピーダンスと後段のヘテロ接合バ
イポーラトランジスタの入力インピーダンスとの違いに
マッチングさせるように分布定数線路の特性インピーダ
ンスを徐々に変化させているので、段間損失が低減され
る。
【００１５】
【実施例】以下、本発明の実施例の高周波用増幅回路に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１６】図１は本発明の第１の実施例による増幅回
路の構成を示すものである。図１において、１１および
１２はそれぞれ前段および後段トランジスタで、いずれ
もエミッタ接地型ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合
バイポーラトランジスタを用いている。１５は前段入力
バイアス端子、１６は段間バイアス端子、１７は後段出
力バイアス端子である。同図において、各ノード１ａ、
１ｂ、１ｃに印加されるバイアス電圧は、 Ｖin＝Ｖ(1a)＝Ｖ(1b)＜Ｖout ＝Ｖ(1c) で表され、例えばＶin＝１．５Ｖ、Ｖout ＝５Ｖに設定
されている。
路の構成を示すものである。図１において、１１および
１２はそれぞれ前段および後段トランジスタで、いずれ
もエミッタ接地型ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合
バイポーラトランジスタを用いている。１５は前段入力
バイアス端子、１６は段間バイアス端子、１７は後段出
力バイアス端子である。同図において、各ノード１ａ、
１ｂ、１ｃに印加されるバイアス電圧は、 Ｖin＝Ｖ(1a)＝Ｖ(1b)＜Ｖout ＝Ｖ(1c) で表され、例えばＶin＝１．５Ｖ、Ｖout ＝５Ｖに設定
されている。
【００１７】図２は本発明の第２の実施例による増幅回
路の構成を示すものである。図２において、２１はトラ
ンジスタで、エミッタ接地型ＡｌＧａＡｓ／ＧａＡｓ系
ヘテロ接合バイポーラトランジスタを用いている。また
２５はバイアス端子で、同図のように入出力のバイアス
をそれぞれリアクタンス４のみで引き出している。従っ
て同図においても、各ノード２ａ、２ｂに印加されるバ
イアス電圧は、 Ｖ(2a)＝Ｖ(2b)＝１．５Ｖ で表される。
路の構成を示すものである。図２において、２１はトラ
ンジスタで、エミッタ接地型ＡｌＧａＡｓ／ＧａＡｓ系
ヘテロ接合バイポーラトランジスタを用いている。また
２５はバイアス端子で、同図のように入出力のバイアス
をそれぞれリアクタンス４のみで引き出している。従っ
て同図においても、各ノード２ａ、２ｂに印加されるバ
イアス電圧は、 Ｖ(2a)＝Ｖ(2b)＝１．５Ｖ で表される。
【００１８】図３はヘテロ接合バイポーラトランジスタ
において、入出力バイアスを同一にできることを示すた
めのＩ−Ｖ特性の模式図である。横軸にコレクタ電圧、
縦軸にコレクタ電流をとり、実線はヘテロ接合バイポー
ラトランジスタの特性、破線は比較のためのホモ接合バ
イポーラトランジスタの特性を示している。従来のＳｉ
バイポーラトランジスタ等では、ベース電圧約０．７Ｖ
でトランジスタがオンし、かつ同図のようにコレクタ電
圧０．７Ｖでトランジスタの飽和領域から活性領域へ移
行する。高周波の増幅回路では、必ずトランジスタの活
性領域に動作バイアスを設定するので、この場合、入力
の印加電圧（ベース電圧）は約０．７Ｖ、出力の印加電
圧（コレクタ電圧）は、出力にもよるが、数Ｖ〜数十Ｖ
に設定される。従ってベース電圧とコレクタ電圧を同一
にした同図ｂ点のような動作点では増幅回路として使う
ことはできない。
において、入出力バイアスを同一にできることを示すた
めのＩ−Ｖ特性の模式図である。横軸にコレクタ電圧、
縦軸にコレクタ電流をとり、実線はヘテロ接合バイポー
ラトランジスタの特性、破線は比較のためのホモ接合バ
イポーラトランジスタの特性を示している。従来のＳｉ
バイポーラトランジスタ等では、ベース電圧約０．７Ｖ
でトランジスタがオンし、かつ同図のようにコレクタ電
圧０．７Ｖでトランジスタの飽和領域から活性領域へ移
行する。高周波の増幅回路では、必ずトランジスタの活
性領域に動作バイアスを設定するので、この場合、入力
の印加電圧（ベース電圧）は約０．７Ｖ、出力の印加電
圧（コレクタ電圧）は、出力にもよるが、数Ｖ〜数十Ｖ
に設定される。従ってベース電圧とコレクタ電圧を同一
にした同図ｂ点のような動作点では増幅回路として使う
ことはできない。
【００１９】一方、ヘテロ接合バイポーラトランジスタ
では、エミッタにワイドバンドギャップのＡｌＧａＡｓ
を用いているために、トランジスタをオンさせるベース
電圧が１．５Ｖと高い。しかし、ホモ接合バイポーラト
ランジスタと同様にベースとコレクタとの接合はＧａＡ
ｓのホモ接合なので、飽和領域から活性領域へはコレク
タ電圧約０．７Ｖで移行する。従って、例えばａ点のよ
うにベース電圧とコレクタ電圧を共に１．５Ｖとした場
合でも、ヘテロ接合バイポーラトランジスタでは、充分
増幅できる活性領域になっている。
では、エミッタにワイドバンドギャップのＡｌＧａＡｓ
を用いているために、トランジスタをオンさせるベース
電圧が１．５Ｖと高い。しかし、ホモ接合バイポーラト
ランジスタと同様にベースとコレクタとの接合はＧａＡ
ｓのホモ接合なので、飽和領域から活性領域へはコレク
タ電圧約０．７Ｖで移行する。従って、例えばａ点のよ
うにベース電圧とコレクタ電圧を共に１．５Ｖとした場
合でも、ヘテロ接合バイポーラトランジスタでは、充分
増幅できる活性領域になっている。
【００２０】図４に本発明の第１の実施例を用い、かつ
段間における反射損失を小さくするために特性インピー
ダンスが高インピーダンスから低インピーダンスに徐々
に変化する分布定数線路を用いたＭＭＩＣの作製例を示
す。４０は半導体チップで、その表面にＭＭＩＣが形成
されている。４１、４２はそれぞれ前後段のヘテロ接合
バイポーラトランジスタで、前段の出力インピーダンス
は後段の入力インピーダンスより高い。４３は分布定数
線路で、上記インピーダンスの違いによる段間損失を小
さくするために、その特性インピーダンスは前段出力側
から後段入力側に向かって徐々に低くなるように設計さ
れている。４４は配線である。４５は前段入力／段間バ
イアスパッド、４６は後段出力バイアスパッドで、高周
波遮断用のリアクタンス４を通して各トランジスタ端子
に接続されている。４７、４８はそれぞれＲＦ入力パッ
ド、ＲＦ出力パッドでＤＣブロックのキャパシタンス３
を介して、それぞれ前段トランジスタの入力、後段トラ
ンジスタの出力に接続されている。４９は各トランジス
タのエミッタから伸張された接地パッドである。同図で
明かなように、ＤＣブロックのための各キャパシタンス
３が半導体チップの面積に占める割合は大きく、本発明
による段間のＤＣブロックの除去は効果的である。
段間における反射損失を小さくするために特性インピー
ダンスが高インピーダンスから低インピーダンスに徐々
に変化する分布定数線路を用いたＭＭＩＣの作製例を示
す。４０は半導体チップで、その表面にＭＭＩＣが形成
されている。４１、４２はそれぞれ前後段のヘテロ接合
バイポーラトランジスタで、前段の出力インピーダンス
は後段の入力インピーダンスより高い。４３は分布定数
線路で、上記インピーダンスの違いによる段間損失を小
さくするために、その特性インピーダンスは前段出力側
から後段入力側に向かって徐々に低くなるように設計さ
れている。４４は配線である。４５は前段入力／段間バ
イアスパッド、４６は後段出力バイアスパッドで、高周
波遮断用のリアクタンス４を通して各トランジスタ端子
に接続されている。４７、４８はそれぞれＲＦ入力パッ
ド、ＲＦ出力パッドでＤＣブロックのキャパシタンス３
を介して、それぞれ前段トランジスタの入力、後段トラ
ンジスタの出力に接続されている。４９は各トランジス
タのエミッタから伸張された接地パッドである。同図で
明かなように、ＤＣブロックのための各キャパシタンス
３が半導体チップの面積に占める割合は大きく、本発明
による段間のＤＣブロックの除去は効果的である。
【００２１】図５に、図４で作製したＭＭＩＣの実際の
ＲＦ特性の測定結果を示す。同図において、横軸は周波
数を対数間隔で、縦軸は最大有能電力利得をデシベル換
算でプロットしてある。同図で示すように、２段にした
場合の理論上の最大利得は、本プロット方式では単純に
２倍になる。これに対して本発明によるＭＭＩＣの利得
は、多少の損失はあるものの理論値に近い良好な特性が
得られ、本発明の有効性を立証することができた。
ＲＦ特性の測定結果を示す。同図において、横軸は周波
数を対数間隔で、縦軸は最大有能電力利得をデシベル換
算でプロットしてある。同図で示すように、２段にした
場合の理論上の最大利得は、本プロット方式では単純に
２倍になる。これに対して本発明によるＭＭＩＣの利得
は、多少の損失はあるものの理論値に近い良好な特性が
得られ、本発明の有効性を立証することができた。
【００２２】以上のように本発明の実施例によれば、図
１あるいは図２のように、ヘテロ接合バイポーラトラン
ジスタの特徴を活かして、トランジスタの入出力バイア
スに同一の電圧を印加することができるので、段間のＤ
Ｃブロック用キャパシタンスや電圧分配用のレジスタン
スをなくして、バイアス回路を簡略化でき、回路素子数
を低減できる。また、図４に示すように、特にＭＭＩＣ
等におけるチップサイズの低減に大幅に寄与できる。
１あるいは図２のように、ヘテロ接合バイポーラトラン
ジスタの特徴を活かして、トランジスタの入出力バイア
スに同一の電圧を印加することができるので、段間のＤ
Ｃブロック用キャパシタンスや電圧分配用のレジスタン
スをなくして、バイアス回路を簡略化でき、回路素子数
を低減できる。また、図４に示すように、特にＭＭＩＣ
等におけるチップサイズの低減に大幅に寄与できる。
【００２３】なお、本発明の実施例において、前段は通
常のＳｉバイポーラトランジスタでも構成できる。また
当然ながら、通常のハイブリッドで増幅回路を構成する
こともできる。
常のＳｉバイポーラトランジスタでも構成できる。また
当然ながら、通常のハイブリッドで増幅回路を構成する
こともできる。
【００２４】
【発明の効果】以上のように請求項１または２の発明に
よれば、２石のバイポーラトランジスタを用いた増幅回
路において前段のコレクタ端子に後段のベース端子を直
接結線した構成を採用したので、段間のキャパシタンス
をなくして前段の出力バイアス端子と後段の入力バイア
ス端子とを１つにすることが可能となる。これにより、
回路の素子数が大幅に低減される。
よれば、２石のバイポーラトランジスタを用いた増幅回
路において前段のコレクタ端子に後段のベース端子を直
接結線した構成を採用したので、段間のキャパシタンス
をなくして前段の出力バイアス端子と後段の入力バイア
ス端子とを１つにすることが可能となる。これにより、
回路の素子数が大幅に低減される。
【００２５】また、請求項３または４の発明によれば、
１石のバイポーラトランジスタを用いた増幅回路におい
てコレクタ端子と同一のバイアスをベース端子に印加す
る構成を採用したので、レジスタンスによる電圧分配法
をなくしてリアクタンスのみでバイアスを供給すること
が可能となる。これにより、回路の素子数の低減、低消
費電力化の点で大幅に改善される。
１石のバイポーラトランジスタを用いた増幅回路におい
てコレクタ端子と同一のバイアスをベース端子に印加す
る構成を採用したので、レジスタンスによる電圧分配法
をなくしてリアクタンスのみでバイアスを供給すること
が可能となる。これにより、回路の素子数の低減、低消
費電力化の点で大幅に改善される。
【００２６】また、請求項５の発明に係る集積化された
増幅回路によれば、前段のヘテロ接合バイポーラトラン
ジスタのコレクタ端子と後段のヘテロ接合バイポーラト
ランジスタのベース端子との間を分布定数線路で直接結
線した構成を採用したので、ＭＭＩＣのチップサイズが
飛躍的に小さくなり、結果として大幅なコスト低減が可
能となる。
増幅回路によれば、前段のヘテロ接合バイポーラトラン
ジスタのコレクタ端子と後段のヘテロ接合バイポーラト
ランジスタのベース端子との間を分布定数線路で直接結
線した構成を採用したので、ＭＭＩＣのチップサイズが
飛躍的に小さくなり、結果として大幅なコスト低減が可
能となる。
【図１】本発明の第１の実施例における２段型増幅回路
の回路図である。
の回路図である。
【図２】本発明の第２の実施例における１段型増幅回路
の回路図である。
の回路図である。
【図３】ヘテロ接合バイポーラトランジスタにおいて入
出力バイアスを同一にできることを示すためのＩ−Ｖ特
性の模式図である。
出力バイアスを同一にできることを示すためのＩ−Ｖ特
性の模式図である。
【図４】本発明の第１の実施例により作製したＭＭＩＣ
型増幅回路の構成図である。
型増幅回路の構成図である。
【図５】図４のＭＭＩＣ型増幅回路の高周波特性を示す
特性図である。
特性図である。
【図６】従来の２段型増幅回路の回路図である。
【図７】従来の１段型増幅回路の回路図である。
３ キャパシタンス ４ リアクタンス ７ ＲＦ入力端子 ８ ＲＦ出力端子 ９ 接地点 １１、４１、６１ 前段トランジスタ １２、４２、６２ 後段トランジスタ １５、６５ 前段入力バイアス端子 １６ 段間バイアス端子 １７、６８ 後段出力バイアス端子 ２１、７１ トランジスタ ２５、７５ バイアス端子 ４０ 半導体チップ ４３ 分布定数線路 ４４ 配線 ４５ 前段入力／段間バイアスパッド ４６ 後段出力バイアスパッド ４７ ＲＦ入力パッド ４８ ＲＦ出力パッド ４９ 接地パッド ６６ 前段出力バイアス端子 ６７ 後段入力バイアス端子 ７７、７８ レジスタンス
Claims (5)
- 【請求項１】 エミッタ接地された前段のバイポーラト
ランジスタと、エミッタ接地された後段のバイポーラト
ランジスタとを備え、 前記後段のバイポーラトランジスタのベース端子は、前
記前段のバイポーラトランジスタのコレクタ端子に直流
回路上直接結線されたことを特徴とする増幅回路。 - 【請求項２】 少なくとも後段のバイポーラトランジス
タとして、エミッタの材料をＡｌＧａＡｓ、ベースおよ
びコレクタの材料をＧａＡｓとしたヘテロ接合バイポー
ラトランジスタを用いたことを特徴とする請求項１記載
の増幅回路。 - 【請求項３】 エミッタ接地されたバイポーラトランジ
スタを備え、 前記バイポーラトランジスタのコレクタ端子と同一のバ
イアスが該バイポーラトランジスタのベース端子に印加
されたことを特徴とする増幅回路。 - 【請求項４】 バイポーラトランジスタとして、エミッ
タの材料をＡｌＧａＡｓ、ベースおよびコレクタの材料
をＧａＡｓとしたヘテロ接合バイポーラトランジスタを
用いたことを特徴とする請求項３記載の増幅回路。 - 【請求項５】 半導体基板上に形成されかつエミッタ接
地された前段のヘテロ接合バイポーラトランジスタと、 前記半導体基板上に形成されかつエミッタ接地された後
段のヘテロ接合バイポーラトランジスタと、 前記前段のヘテロ接合バイポーラトランジスタのコレク
タ端子から直接伸長され、かつ特性インピーダンスを徐
々に変化させながら前記後段のヘテロ接合バイポーラト
ランジスタのベース端子に直接接続された分布定数線路
とを備えたことを特徴とする集積化された増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121780A JPH05315550A (ja) | 1992-05-14 | 1992-05-14 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121780A JPH05315550A (ja) | 1992-05-14 | 1992-05-14 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315550A true JPH05315550A (ja) | 1993-11-26 |
Family
ID=14819709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121780A Pending JPH05315550A (ja) | 1992-05-14 | 1992-05-14 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889434A (en) * | 1996-11-01 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Microwave power amplifier |
-
1992
- 1992-05-14 JP JP4121780A patent/JPH05315550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889434A (en) * | 1996-11-01 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Microwave power amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |