JPH05315554A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05315554A JPH05315554A JP4079718A JP7971892A JPH05315554A JP H05315554 A JPH05315554 A JP H05315554A JP 4079718 A JP4079718 A JP 4079718A JP 7971892 A JP7971892 A JP 7971892A JP H05315554 A JPH05315554 A JP H05315554A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- high frequency
- type
- circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】バイポーラ型半導体集積回路の電源回りの高周
波リークを減少させ、良好な高周波特性を実現した高周
波回路を提供する。 【構成】Ｐ型半導体基板上に、電源を分離させた第１の
高周波回路と第２の高周波回路とが形成されている半導
体集積回路において、Ｎ+ 拡散層５を形成してこれを第
１の最高電位部１１又は第１の最高電位部２１のどちら
か一方に接続し、Ｐ型半導体基板１との接合面に空乏層
を生じさせている。
波リークを減少させ、良好な高周波特性を実現した高周
波回路を提供する。 【構成】Ｐ型半導体基板上に、電源を分離させた第１の
高周波回路と第２の高周波回路とが形成されている半導
体集積回路において、Ｎ+ 拡散層５を形成してこれを第
１の最高電位部１１又は第１の最高電位部２１のどちら
か一方に接続し、Ｐ型半導体基板１との接合面に空乏層
を生じさせている。
Description
【０００１】
【産業上の利用分野】本発明は高周波特性の改良を行っ
た半導体集積回路に関する。
た半導体集積回路に関する。
【０００２】
【従来の技術】一般にバイポーラ型の高周波トランジス
タを直列接続させる場合に図２に示すように第１の回路
３０から第２の回路３１への電源ライン回りの高周波リ
ークを防ぐために、電源を最高電位部１１、最低電位部
（接地）１２、及び最高電位部２１、最低電位部（接
地）２２のように２組に分離する方法はよく用いられて
いる。
タを直列接続させる場合に図２に示すように第１の回路
３０から第２の回路３１への電源ライン回りの高周波リ
ークを防ぐために、電源を最高電位部１１、最低電位部
（接地）１２、及び最高電位部２１、最低電位部（接
地）２２のように２組に分離する方法はよく用いられて
いる。
【０００３】従来、この種の回路を半導体装置として実
現したものを図３の平面図（ａ），縦断面図（ｂ）に示
す。要部をわかり易く説明するために、トランジスタ部
分のみを図示する。１６，１７，１８がそれぞれ第１の
回路に使用するトランジスタのベース，エミッタ，コレ
クタ電極、２６，２７，２８が第２の回路に使用するト
ランジスタのベース，エミッタ，コレクタ電極である。
半導体集積回路の特性を安定させるために、回路の近傍
にＰ型半導体基板１と最低電位部（接地）１２を導通さ
せる役割を有するＰ+ 型拡散層１３を配置する。第２の
回路もＰ型半導体基板１と最低電位部（接地）２２を導
通させる役割を有するＰ+ 型拡散層２３を配置する。図
３では各１個所としているが、実際には極力多く配置さ
せて、２つの回路間の高周波リークを防止している。
現したものを図３の平面図（ａ），縦断面図（ｂ）に示
す。要部をわかり易く説明するために、トランジスタ部
分のみを図示する。１６，１７，１８がそれぞれ第１の
回路に使用するトランジスタのベース，エミッタ，コレ
クタ電極、２６，２７，２８が第２の回路に使用するト
ランジスタのベース，エミッタ，コレクタ電極である。
半導体集積回路の特性を安定させるために、回路の近傍
にＰ型半導体基板１と最低電位部（接地）１２を導通さ
せる役割を有するＰ+ 型拡散層１３を配置する。第２の
回路もＰ型半導体基板１と最低電位部（接地）２２を導
通させる役割を有するＰ+ 型拡散層２３を配置する。図
３では各１個所としているが、実際には極力多く配置さ
せて、２つの回路間の高周波リークを防止している。
【０００４】
【発明が解決しようとする課題】この従来の高周波回路
用の半導体集積回路は、第１の回路から第２の回路への
電源回りの高周波リークは、図３の従来例でも最高電位
部に関しては防止できる。しかし、最低電位部の場合に
はたとえ分離しても、Ｐ型半導体基板１で導通されてし
まう。又、Ｐ型半導体基板１は抵抗率が通常１０〜２０
（Ω・ｍ）と高いが、高周波はロコス酸化膜３とＰ型半
導体基板１の境界近傍に集中してリークするので、回路
の高周波特性を劣化させる欠点がある。
用の半導体集積回路は、第１の回路から第２の回路への
電源回りの高周波リークは、図３の従来例でも最高電位
部に関しては防止できる。しかし、最低電位部の場合に
はたとえ分離しても、Ｐ型半導体基板１で導通されてし
まう。又、Ｐ型半導体基板１は抵抗率が通常１０〜２０
（Ω・ｍ）と高いが、高周波はロコス酸化膜３とＰ型半
導体基板１の境界近傍に集中してリークするので、回路
の高周波特性を劣化させる欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、Ｐ型半導体基板上に、第１の最高電位部と第１の最
低電位部を有するバイポーラ型トランジスタを含む第１
の回路及び、第２の最高電位部と第２の最低電位部を有
するバイポーラ型トランジスタを含む第２の回路を直列
接続して形成され、前記Ｐ型半導体基板の上に接合した
第１のＰ+ 型拡散層が前記第１の最低電位部と接続さ
れ、前記Ｐ型半導体基板の上に接触した第２のＰ+ 型拡
散層が前記第２の最低電位部と接続されている半導体集
積回路において、前記第１のＰ+ 型拡散層と前記第２の
Ｐ+ 型拡散層との間に前記Ｐ型半導体基板とＰＮ接合し
たＮ+ 型拡散層を形成し、前記Ｎ+ 型拡散層を前記第１
の最高電位部又は前記第２の最高電位部のどちらか一方
と接続している。
は、Ｐ型半導体基板上に、第１の最高電位部と第１の最
低電位部を有するバイポーラ型トランジスタを含む第１
の回路及び、第２の最高電位部と第２の最低電位部を有
するバイポーラ型トランジスタを含む第２の回路を直列
接続して形成され、前記Ｐ型半導体基板の上に接合した
第１のＰ+ 型拡散層が前記第１の最低電位部と接続さ
れ、前記Ｐ型半導体基板の上に接触した第２のＰ+ 型拡
散層が前記第２の最低電位部と接続されている半導体集
積回路において、前記第１のＰ+ 型拡散層と前記第２の
Ｐ+ 型拡散層との間に前記Ｐ型半導体基板とＰＮ接合し
たＮ+ 型拡散層を形成し、前記Ｎ+ 型拡散層を前記第１
の最高電位部又は前記第２の最高電位部のどちらか一方
と接続している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の平面図（ａ），縦断面図
（ｂ）である。図１において、図２の従来例と同一の符
号は同一の機能と構成を有する。図１の実施例はＮ+ 型
拡散層５を設け、これを最高電位部１１に接続させてい
る。Ｎ+ 型拡散層５とＰ型半導体基板１によりＰＮ接合
を形成し、これに逆方向電圧を加えるとＰＮ接合部に空
乏層が生じる。Ｎ側に最高電位部を接続させたために、
空乏層が広がって空乏層容量を小さくする事ができる。
これにより、Ｐ+ 型拡散層１３からＰ+ 型拡散層２３へ
の高周波リークが集中するロコス酸化膜３とＰ型半導体
１の境界近傍のルートが長くなって純抵抗分が増加す
る。又、空乏層容量が小さくなる事によって高周波イン
ピーダンスも高くなる。このような半導体集積回路を形
成して高周波リークを減少させる事ができる。
る。図１は本発明の一実施例の平面図（ａ），縦断面図
（ｂ）である。図１において、図２の従来例と同一の符
号は同一の機能と構成を有する。図１の実施例はＮ+ 型
拡散層５を設け、これを最高電位部１１に接続させてい
る。Ｎ+ 型拡散層５とＰ型半導体基板１によりＰＮ接合
を形成し、これに逆方向電圧を加えるとＰＮ接合部に空
乏層が生じる。Ｎ側に最高電位部を接続させたために、
空乏層が広がって空乏層容量を小さくする事ができる。
これにより、Ｐ+ 型拡散層１３からＰ+ 型拡散層２３へ
の高周波リークが集中するロコス酸化膜３とＰ型半導体
１の境界近傍のルートが長くなって純抵抗分が増加す
る。又、空乏層容量が小さくなる事によって高周波イン
ピーダンスも高くなる。このような半導体集積回路を形
成して高周波リークを減少させる事ができる。
【０００７】
【発明の効果】以上、説明したように本発明は、Ｐ+ 型
拡散層１３と２３の間にＮ+ 型拡散層５を配置し、これ
を最高電位部１１，２１のいずれかに接続することによ
り、半導体集積回路における高周波の電源回りのリーク
を減少させ、高周波回路特性の良好なバイポーラ型半導
体集積回路が実現できる効果がある。
拡散層１３と２３の間にＮ+ 型拡散層５を配置し、これ
を最高電位部１１，２１のいずれかに接続することによ
り、半導体集積回路における高周波の電源回りのリーク
を減少させ、高周波回路特性の良好なバイポーラ型半導
体集積回路が実現できる効果がある。
【図１】本発明の一実施例の平面図（ａ），断面図
（ｂ）である。
（ｂ）である。
【図２】一般的な高周波回路のブロック図である。
【図３】従来の半導体集積回路の平面図（ａ）断面図
（ｂ）である。
（ｂ）である。
１ Ｐ型半導体基板 ２ ロコス酸化膜 ３ 絶縁膜 ５ Ｎ+ 拡散層 １１ 第１の最高電位部 １２ 第１の最低電位部 １３ 第１のＰ+ 拡散層 １４，２４ チャネルストッパー １５，２５ Ｎ+ 埋込層 １６，２６ ベース電極 １７，２７ エミッタ電極 １８，２８ コレクタ電極 ２１ 第２の最高電位部 ２２ 第２の最低電位部 ２３ 第２のＰ+ 拡散層
Claims (1)
- 【請求項１】 Ｐ型半導体基板上に、第１の最高電位部
と第１の最低電位部を有するバイポーラ型トランジスタ
を含む第１の回路及び、第２の最高電位部と第２の最低
電位部を有するバイポーラ型トランジスタを含む第２の
回路を直列接続して形成され、前記Ｐ型半導体基板の上
に接合した第１のＰ+ 型拡散層が前記第１の最低電位部
と接続され、前記Ｐ型半導体基板の上に接触した第２の
Ｐ+ 型拡散層が前記第２の最低電位部と接続されている
半導体集積回路において、前記第１のＰ+ 型拡散層と前
記第２のＰ+ 型拡散層との間に前記Ｐ型半導体基板とＰ
Ｎ接合したＮ+ 型拡散層を形成し、前記Ｎ+ 型拡散層を
前記第１の最高電位部又は前記第２の最高電位部のどち
らか一方と接続している事を特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079718A JPH05315554A (ja) | 1992-04-01 | 1992-04-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079718A JPH05315554A (ja) | 1992-04-01 | 1992-04-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315554A true JPH05315554A (ja) | 1993-11-26 |
Family
ID=13697985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079718A Withdrawn JPH05315554A (ja) | 1992-04-01 | 1992-04-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315554A (ja) |
-
1992
- 1992-04-01 JP JP4079718A patent/JPH05315554A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6590273B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JP3949251B2 (ja) | 静電気保護回路 | |
| US20020053717A1 (en) | Semiconductor apparatus | |
| CN101515597A (zh) | 半导体装置 | |
| JPH0669501A (ja) | 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 | |
| JP3818673B2 (ja) | 半導体装置 | |
| JPH06349849A (ja) | 高耐圧薄膜半導体装置 | |
| JP2001257366A (ja) | 半導体装置 | |
| JP2000183341A (ja) | 半導体装置とそれを用いた半導体回路 | |
| JPS5889872A (ja) | 接合形電界効果半導体装置 | |
| JPH05315554A (ja) | 半導体集積回路 | |
| JPH01214055A (ja) | 静電破壊保護装置 | |
| JPS6211787B2 (ja) | ||
| JPH11121768A (ja) | 半導体集積回路 | |
| JPS6359262B2 (ja) | ||
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPS601843A (ja) | 半導体集積回路 | |
| JPH0629466A (ja) | 半導体集積回路 | |
| JPS61127157A (ja) | 半導体装置 | |
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| JPH11145154A (ja) | バイポーラトランジスタ | |
| JPS61268036A (ja) | 半導体装置 | |
| JPS5931061A (ja) | 高耐圧半導体装置 | |
| JPH0534831B2 (ja) | ||
| JPS6355223B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |