JPH05315577A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05315577A JPH05315577A JP4119407A JP11940792A JPH05315577A JP H05315577 A JPH05315577 A JP H05315577A JP 4119407 A JP4119407 A JP 4119407A JP 11940792 A JP11940792 A JP 11940792A JP H05315577 A JPH05315577 A JP H05315577A
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- resistor
- collector
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Abstract
(57)【要約】
【目的】消費電力の無駄の無い、負荷容量に応じた適切
な負荷駆動能力を有する論理回路を構成する。 【構成】それぞれのエミッタが共通接続され、コレクタ
が抵抗を介して高位側電源端子に接続された差動トラン
ジスタ対からなる差動論理回路を構成する第１のトラン
ジスタのコレクタと抵抗との接続点からの出力論理信号
をベースに入力しエミッタを出力端子としたエミッタフ
ォロワトランジスタにより構成される出力回路を介して
出力する論理回路であって、前記出力論理信号を取り出
すコレクタを有する第１のトランジスタと対を成しコレ
クタが第２の抵抗を介して高位側電源端子に接続された
第２のトランジスタのコレクタ電位を検出することによ
り、前記エミッタフォロワトランジスタ出力回路の回路
電流を過渡的に制御する論理回路に於て、前記出力端子
に存在する負荷容量値に対応する所望の抵抗値を前記第
２の抵抗が有している。
な負荷駆動能力を有する論理回路を構成する。 【構成】それぞれのエミッタが共通接続され、コレクタ
が抵抗を介して高位側電源端子に接続された差動トラン
ジスタ対からなる差動論理回路を構成する第１のトラン
ジスタのコレクタと抵抗との接続点からの出力論理信号
をベースに入力しエミッタを出力端子としたエミッタフ
ォロワトランジスタにより構成される出力回路を介して
出力する論理回路であって、前記出力論理信号を取り出
すコレクタを有する第１のトランジスタと対を成しコレ
クタが第２の抵抗を介して高位側電源端子に接続された
第２のトランジスタのコレクタ電位を検出することによ
り、前記エミッタフォロワトランジスタ出力回路の回路
電流を過渡的に制御する論理回路に於て、前記出力端子
に存在する負荷容量値に対応する所望の抵抗値を前記第
２の抵抗が有している。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にエミッタ結合論理回路により構成されるマスタ
ースライス方式の半導体集積回路装置に関する。
し、特にエミッタ結合論理回路により構成されるマスタ
ースライス方式の半導体集積回路装置に関する。
【０００２】
【従来の技術】従来のエミッタ結合論理回路により構成
されるマスタースライス方式半導体集積回路装置を図４
を用いて説明する。図４に示す回路は、ベースがそれぞ
れ入力端子３および４に接続され、コレクタが抵抗Ｒ１
を介して高位側電源端子１に接続されたトランジスタＴ
１およびＴ２と、ベースが基準電源端子５に接続されコ
レクタが抵抗Ｒ２を介して高位側電源端子１に接続され
エミッタがトランジスタＴ１およびＴ２のそれぞれのエ
ミッタが共通接続されると共に定電流源Ｉを介して低位
側電源端子２に接続されたトランジスタＴ３と、ベース
がトランジスタＴ２のコレクタに接続され、コレクタが
高位側電源端子１に接続され、エミッタが出力端子６に
接続されたトランジスタＴ４と、コレクタが出力端子６
に接続されベースがコンデンサＣを介してトランジスタ
Ｔ３のコレクタに接続されエミッタが低位側電源端子２
に接続されたトランジスタＴ５と、ベースとコレクタが
抵抗Ｒ４を介して接続されさらにコレクタが抵抗Ｒ３を
介して高位側電源端子１に接続されエミッタが低位側電
源端子２に接続されたトランジスタＴ６とにより構成さ
れており、抵抗Ｒ１およびＲ２、トランジスタＴ１，Ｔ
２およびＴ３ならびに定電流源Ｉにより差動論理回路部
を構成し、トランジスタＴ４およびＴ５によりエミッタ
フォロワ出力回路部を構成している。抵抗Ｒ３，Ｒ４お
よびＲ５ならびにトランジスタＴ６による部分は、トラ
ンジスタＴ５のベースに定電圧を与えトランジスタＴ４
およびＴ５に定常電流を流す回路である。入力端子３お
よび４が基準電源端子５の電位よりも低いローレベルの
場合には定電流ＩはトランジスタＴ３および抵抗Ｒ２を
流れるためトランジスタＴ２のコレクタ電位は高位側電
源電位となり出力端子６はハイレベルとなる。
されるマスタースライス方式半導体集積回路装置を図４
を用いて説明する。図４に示す回路は、ベースがそれぞ
れ入力端子３および４に接続され、コレクタが抵抗Ｒ１
を介して高位側電源端子１に接続されたトランジスタＴ
１およびＴ２と、ベースが基準電源端子５に接続されコ
レクタが抵抗Ｒ２を介して高位側電源端子１に接続され
エミッタがトランジスタＴ１およびＴ２のそれぞれのエ
ミッタが共通接続されると共に定電流源Ｉを介して低位
側電源端子２に接続されたトランジスタＴ３と、ベース
がトランジスタＴ２のコレクタに接続され、コレクタが
高位側電源端子１に接続され、エミッタが出力端子６に
接続されたトランジスタＴ４と、コレクタが出力端子６
に接続されベースがコンデンサＣを介してトランジスタ
Ｔ３のコレクタに接続されエミッタが低位側電源端子２
に接続されたトランジスタＴ５と、ベースとコレクタが
抵抗Ｒ４を介して接続されさらにコレクタが抵抗Ｒ３を
介して高位側電源端子１に接続されエミッタが低位側電
源端子２に接続されたトランジスタＴ６とにより構成さ
れており、抵抗Ｒ１およびＲ２、トランジスタＴ１，Ｔ
２およびＴ３ならびに定電流源Ｉにより差動論理回路部
を構成し、トランジスタＴ４およびＴ５によりエミッタ
フォロワ出力回路部を構成している。抵抗Ｒ３，Ｒ４お
よびＲ５ならびにトランジスタＴ６による部分は、トラ
ンジスタＴ５のベースに定電圧を与えトランジスタＴ４
およびＴ５に定常電流を流す回路である。入力端子３お
よび４が基準電源端子５の電位よりも低いローレベルの
場合には定電流ＩはトランジスタＴ３および抵抗Ｒ２を
流れるためトランジスタＴ２のコレクタ電位は高位側電
源電位となり出力端子６はハイレベルとなる。
【０００３】また出力端子３および４のいづれか一方が
基準電源端子５の電位より高いハイレベルの場合には定
電流ＩはトランジスタＴ１またはＴ２および抵抗Ｒ１を
流れるためトランジスタＴ２のコレクタレベルは定電流
Ｉおよび抵抗Ｒ１による電位降下分だけ高位側電源電位
より定電位となり出力端子６はローレベルとなる。従っ
て図４の回路図は２入力ＮＯＲ回路を構成している。上
述の半導体集積回路装置において、出力端子６には次段
論理回路への接続配線等による寄生容量ＣＬが存在し、
出力レベルの立ち上がり時、立ち下がり時にはこの寄生
容量ＣＬの充放電を伴う。出力レベルの立ち上がり時は
トランジスタＴ４の駆動能力により寄生容量ＣＬを充電
するため急峻な立ち上がりが得られるが、立ち下がり時
の寄生容量ＣＬの放電はトランジスタＴ５に流れる電流
により行われるため急峻な立ち下がりを得るためにはト
ランジスタＴ５に流れる電流を多くする必要がある。こ
のため図４に示す回路ではコンデンサＣにより出力信号
の反転論理信号をトランジスタＴ３のコレクタより得、
トランジスタＴ５のベースに与え、出力端子６の出力レ
ベルの立ち下がりの過渡期にのみトランジスタＴ５に流
れる電流を増加させ寄生容量ＣＬを急峻に放電させてい
る。すなわち、出力レベルの立ち下がり時には、定電流
Ｉの電流通路は抵抗Ｒ２から抵抗Ｒ１に切り換わるため
トランジスタＴ３のコレクタ電位は上昇する。この時、
トランジスタＴ５のベースはコンデンサＣによりトラン
ジスタＴ３のコレクタと結合されているため、トランジ
スタＴ５のベース電位は過渡的に上昇する。トランジス
タのコレクタに流れる電流は次式（１）で与えられるた
め、トランジスタＴ５に流れる電流が過渡的に増加す
る。
基準電源端子５の電位より高いハイレベルの場合には定
電流ＩはトランジスタＴ１またはＴ２および抵抗Ｒ１を
流れるためトランジスタＴ２のコレクタレベルは定電流
Ｉおよび抵抗Ｒ１による電位降下分だけ高位側電源電位
より定電位となり出力端子６はローレベルとなる。従っ
て図４の回路図は２入力ＮＯＲ回路を構成している。上
述の半導体集積回路装置において、出力端子６には次段
論理回路への接続配線等による寄生容量ＣＬが存在し、
出力レベルの立ち上がり時、立ち下がり時にはこの寄生
容量ＣＬの充放電を伴う。出力レベルの立ち上がり時は
トランジスタＴ４の駆動能力により寄生容量ＣＬを充電
するため急峻な立ち上がりが得られるが、立ち下がり時
の寄生容量ＣＬの放電はトランジスタＴ５に流れる電流
により行われるため急峻な立ち下がりを得るためにはト
ランジスタＴ５に流れる電流を多くする必要がある。こ
のため図４に示す回路ではコンデンサＣにより出力信号
の反転論理信号をトランジスタＴ３のコレクタより得、
トランジスタＴ５のベースに与え、出力端子６の出力レ
ベルの立ち下がりの過渡期にのみトランジスタＴ５に流
れる電流を増加させ寄生容量ＣＬを急峻に放電させてい
る。すなわち、出力レベルの立ち下がり時には、定電流
Ｉの電流通路は抵抗Ｒ２から抵抗Ｒ１に切り換わるため
トランジスタＴ３のコレクタ電位は上昇する。この時、
トランジスタＴ５のベースはコンデンサＣによりトラン
ジスタＴ３のコレクタと結合されているため、トランジ
スタＴ５のベース電位は過渡的に上昇する。トランジス
タのコレクタに流れる電流は次式（１）で与えられるた
め、トランジスタＴ５に流れる電流が過渡的に増加す
る。
【０００４】 Ｉ＝Ｉｓ・ｅｘｐ（（ｑＶ）／（ｋＴ））……（１） ここで、Ｉｓは飽和電流値、ｑは電荷量、ｋはボルツマ
ン定数、Ｔは絶対温度である。
ン定数、Ｔは絶対温度である。
【０００５】そして、定常的にはトランジスタＴ５のベ
ース電位は抵抗Ｒ３，Ｒ４およびＲ５ならびにトランジ
スタＴ６により決定されるレベルに戻り、トランジスタ
Ｔ５に流れる電流は定常値に戻る。
ース電位は抵抗Ｒ３，Ｒ４およびＲ５ならびにトランジ
スタＴ６により決定されるレベルに戻り、トランジスタ
Ｔ５に流れる電流は定常値に戻る。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置においては、負荷容量ＣＬの大きさに依存
せず、出力レベルの立ち下がり時に過渡的にトランジス
タＴ５に流れる過渡電流が一定であるため、負荷容量Ｃ
Ｌが小さいにも関わらず必要以上に過渡電流を流してし
まうことによる不必要な消費電力の増加、または、負荷
容量ＣＬが大きいにも関わらず放電に必要な過渡電流が
流せないことによる遅延時間の増加、等の問題点があっ
た。また、負荷容量ＣＬの大きさに応じてコンデンサＣ
の値を変更することにより過渡電流値を切り換える方法
もあるが、配線接続形態の選択により所望の論理形態を
構成するマスタースライス方式半導体集積回路装置で
は、共通基盤上への素子形成段階に於て複数のコンデン
サＣを形成しなければならず、またこのコンデンサＣは
出力回路部にのみ使用するものであり他の回路用素子と
して兼用することができず、さらに他のトランジスタ、
抵抗等に比べ必要面積が大きいため、あらかじめ共通基
盤上に複数のコンデンサＣを形成することは半導体集積
回路チップ面積を増大させてしまうという問題点を有し
ている。
集積回路装置においては、負荷容量ＣＬの大きさに依存
せず、出力レベルの立ち下がり時に過渡的にトランジス
タＴ５に流れる過渡電流が一定であるため、負荷容量Ｃ
Ｌが小さいにも関わらず必要以上に過渡電流を流してし
まうことによる不必要な消費電力の増加、または、負荷
容量ＣＬが大きいにも関わらず放電に必要な過渡電流が
流せないことによる遅延時間の増加、等の問題点があっ
た。また、負荷容量ＣＬの大きさに応じてコンデンサＣ
の値を変更することにより過渡電流値を切り換える方法
もあるが、配線接続形態の選択により所望の論理形態を
構成するマスタースライス方式半導体集積回路装置で
は、共通基盤上への素子形成段階に於て複数のコンデン
サＣを形成しなければならず、またこのコンデンサＣは
出力回路部にのみ使用するものであり他の回路用素子と
して兼用することができず、さらに他のトランジスタ、
抵抗等に比べ必要面積が大きいため、あらかじめ共通基
盤上に複数のコンデンサＣを形成することは半導体集積
回路チップ面積を増大させてしまうという問題点を有し
ている。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、本発明の半導体集積回路装置は、それぞれのエミッ
タが共通接続されると共に定電流源を介して低位側電源
端子に接続され、コレクタが抵抗を介して高位側電源端
子に接続された差動トランジスタ対からなる差動論理回
路を構成する第１のトランジスタのコレクタと抵抗との
接続点からの出力論理信号をベースに入力しエミッタを
出力端子としたエミッタフォロワトランジスタにより構
成される出力回路を介して出力する論理回路であって、
前記出力論理信号を取り出すコレクタを有する第１のト
ランジスタと対を成しコレクタが第２の抵抗を介して高
位側電源端子に接続された第２のトランジスタのコレク
タ電位を検出することにより、前記エミッタフォロワト
ランジスタ出力回路の回路電流を過渡的に制御する論理
回路に於て、前記出力端子に存在する負荷容量値に対応
する所望の抵抗値を前記第２の抵抗が有している。
め、本発明の半導体集積回路装置は、それぞれのエミッ
タが共通接続されると共に定電流源を介して低位側電源
端子に接続され、コレクタが抵抗を介して高位側電源端
子に接続された差動トランジスタ対からなる差動論理回
路を構成する第１のトランジスタのコレクタと抵抗との
接続点からの出力論理信号をベースに入力しエミッタを
出力端子としたエミッタフォロワトランジスタにより構
成される出力回路を介して出力する論理回路であって、
前記出力論理信号を取り出すコレクタを有する第１のト
ランジスタと対を成しコレクタが第２の抵抗を介して高
位側電源端子に接続された第２のトランジスタのコレク
タ電位を検出することにより、前記エミッタフォロワト
ランジスタ出力回路の回路電流を過渡的に制御する論理
回路に於て、前記出力端子に存在する負荷容量値に対応
する所望の抵抗値を前記第２の抵抗が有している。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体集積回路装置
の回路図である。図１に示す回路は、ベースがそれぞれ
入力端子３および４に接続され、コレクタが抵抗Ｒ１を
介して高位側電源端子１に接続されたトランジスタＴ１
およびＴ２と、ベースが基準電源端子５に接続されコレ
クタが抵抗Ｒ２を介して高位側電源端子１に接続されエ
ミッタがトランジスタＴ１およびＴ２のエミッタと共通
接続されると共に定電流源Ｉを介して低位側電源端子２
に接続されたトランジスタＴ３と、ベースがトランジス
タＴ２のコレクタに接続され、コレクタが高位側電源端
子１に接続され、エミッタが出力端子６に接続されたト
ランジスタＴ４と、コレクタが出力端子６に接続されベ
ースがコンデンサＣを介してトランジスタＴ３のコレク
タに接続されエミッタが低位側電源端子２に接続された
トランジスタＴ５と、ベースとコレクタが抵抗Ｒ４を介
して接続されさらにコレクタが抵抗Ｒ３を介して高位側
電源端子１に接続されエミッタが低位側電源端子２に接
続されたトランジスタＴ６により構成されており、出力
端子６に存在する負荷容量の大きさに応じて抵抗２の抵
抗値が変更される。各回路部分の基本動作は図４を用い
て説明した従来例と同一である。ここで今、出力端子６
に存在する負荷容量ＣＬが小さく出力レベルの立ち下が
り時に負荷容量ＣＬに充電されている電荷を放電するた
めの電流が少なくて良い場合には抵抗２の抵抗値を小さ
く設定し、出力端子６の論理状態の変化に伴うトランジ
スタＴ３のコレクタ電位の変化を小さくする。これによ
り、トランジスタＴ５のベース電位の過渡変化量が小さ
くなり、トランジスタＴ５に流れる不必要な過渡電流を
押さえることができる。また逆に、出力端子６に存在す
る負荷容量ＣＬが大きく出力レベルの立ち下がり時に負
荷容量ＣＬに充電されている電荷を放電するために多く
の電流を必要とする場合には抵抗２の抵抗値を大きく設
定し、出力端子６の論理状態の変化に伴うトランジスタ
Ｔ３のコレクタ電位の変化を大きくする。これにより、
トランジスタＴ５のベース電位の過渡変化量が大きくな
り、トランジスタＴ５に過渡的に多くの電流を流し負荷
容量ＣＬに充電されている電荷を急峻に放電することが
できる。マスタースライス方式の半導体集積回路装置に
おいて、抵抗Ｒ１，Ｒ２等は通常あらかじめ共通基盤上
に形成された基本抵抗を複数本使用して構成するため、
例えばＲ２の抵抗値を小さく設定するためには基本抵抗
を並列接続し、Ｒ２の抵抗値を大きく設定するためには
基本抵抗を直列接続することで容易に構成可能である。
さらにこの基本抵抗は種々の回路を構成するためあらか
じめ共通基盤上に多く形成されているものであるため、
本発明の回路を構成するために新たに余分の素子を共通
基盤上に用意しておく必要は無くチップ面積の増大も無
い。図５に抵抗Ｒ２の抵抗値の違いによる、トランジス
タＴ３のコレクタ電位波形、トランジスタＴ５に流れる
過渡電流波形および出力端子６の出力信号波形を示す。
また、図６に抵抗Ｒ２の抵抗値の違いによる回路遅延時
間の負荷容量依存性を示す。ここで抵抗Ｒ２の抵抗値は
２ＫΩおよび１ＫΩ、抵抗Ｒ１の抵抗値は２ＫΩ、コン
デンサＣの値は５０ｆＦ、定電流源Ｉの電流値は０．３
ｍＡ、高位側電位は０Ｖ、低位側電源電位は−３．４Ｖ
である。
る。図１は本発明の第１の実施例の半導体集積回路装置
の回路図である。図１に示す回路は、ベースがそれぞれ
入力端子３および４に接続され、コレクタが抵抗Ｒ１を
介して高位側電源端子１に接続されたトランジスタＴ１
およびＴ２と、ベースが基準電源端子５に接続されコレ
クタが抵抗Ｒ２を介して高位側電源端子１に接続されエ
ミッタがトランジスタＴ１およびＴ２のエミッタと共通
接続されると共に定電流源Ｉを介して低位側電源端子２
に接続されたトランジスタＴ３と、ベースがトランジス
タＴ２のコレクタに接続され、コレクタが高位側電源端
子１に接続され、エミッタが出力端子６に接続されたト
ランジスタＴ４と、コレクタが出力端子６に接続されベ
ースがコンデンサＣを介してトランジスタＴ３のコレク
タに接続されエミッタが低位側電源端子２に接続された
トランジスタＴ５と、ベースとコレクタが抵抗Ｒ４を介
して接続されさらにコレクタが抵抗Ｒ３を介して高位側
電源端子１に接続されエミッタが低位側電源端子２に接
続されたトランジスタＴ６により構成されており、出力
端子６に存在する負荷容量の大きさに応じて抵抗２の抵
抗値が変更される。各回路部分の基本動作は図４を用い
て説明した従来例と同一である。ここで今、出力端子６
に存在する負荷容量ＣＬが小さく出力レベルの立ち下が
り時に負荷容量ＣＬに充電されている電荷を放電するた
めの電流が少なくて良い場合には抵抗２の抵抗値を小さ
く設定し、出力端子６の論理状態の変化に伴うトランジ
スタＴ３のコレクタ電位の変化を小さくする。これによ
り、トランジスタＴ５のベース電位の過渡変化量が小さ
くなり、トランジスタＴ５に流れる不必要な過渡電流を
押さえることができる。また逆に、出力端子６に存在す
る負荷容量ＣＬが大きく出力レベルの立ち下がり時に負
荷容量ＣＬに充電されている電荷を放電するために多く
の電流を必要とする場合には抵抗２の抵抗値を大きく設
定し、出力端子６の論理状態の変化に伴うトランジスタ
Ｔ３のコレクタ電位の変化を大きくする。これにより、
トランジスタＴ５のベース電位の過渡変化量が大きくな
り、トランジスタＴ５に過渡的に多くの電流を流し負荷
容量ＣＬに充電されている電荷を急峻に放電することが
できる。マスタースライス方式の半導体集積回路装置に
おいて、抵抗Ｒ１，Ｒ２等は通常あらかじめ共通基盤上
に形成された基本抵抗を複数本使用して構成するため、
例えばＲ２の抵抗値を小さく設定するためには基本抵抗
を並列接続し、Ｒ２の抵抗値を大きく設定するためには
基本抵抗を直列接続することで容易に構成可能である。
さらにこの基本抵抗は種々の回路を構成するためあらか
じめ共通基盤上に多く形成されているものであるため、
本発明の回路を構成するために新たに余分の素子を共通
基盤上に用意しておく必要は無くチップ面積の増大も無
い。図５に抵抗Ｒ２の抵抗値の違いによる、トランジス
タＴ３のコレクタ電位波形、トランジスタＴ５に流れる
過渡電流波形および出力端子６の出力信号波形を示す。
また、図６に抵抗Ｒ２の抵抗値の違いによる回路遅延時
間の負荷容量依存性を示す。ここで抵抗Ｒ２の抵抗値は
２ＫΩおよび１ＫΩ、抵抗Ｒ１の抵抗値は２ＫΩ、コン
デンサＣの値は５０ｆＦ、定電流源Ｉの電流値は０．３
ｍＡ、高位側電位は０Ｖ、低位側電源電位は−３．４Ｖ
である。
【０００９】図２は本発明の第２の実施例の半導体集積
回路装置の回路図である。本実施例ではコンデンサＣを
接続する点を抵抗Ｒ２を抵抗Ｒ２ａおよび抵抗Ｒ２ｂに
分割し抵抗Ｒ２ａと抵抗２ｂの接続節点に設定し、負荷
容量ＣＬの大きさに応じてコンデンサＣの抵抗Ｒ２上へ
の接続点を変更することにより、出力端子６の論理状態
の変化に伴うトランジスタＴ５のベース電位の変化、す
なわちトランジスタＴ５に流れる過渡電流値を変更す
る。具体的には抵抗体を形成するポリシリコン上に設け
る電極の位置を変更することにより実現する。本実施例
では、抵抗Ｒ２自身の抵抗値は抵抗Ｒ２上へのコンデン
サＣの接続位置によらず一定である。従ってトランジス
タＴ３のコレクタ電位の変化はコンデンサＣの接続位置
によらず一定であるため、トランジスタＴ３のコレクタ
電位を用いて他の論理演算を行う回路への適用に適して
いる。
回路装置の回路図である。本実施例ではコンデンサＣを
接続する点を抵抗Ｒ２を抵抗Ｒ２ａおよび抵抗Ｒ２ｂに
分割し抵抗Ｒ２ａと抵抗２ｂの接続節点に設定し、負荷
容量ＣＬの大きさに応じてコンデンサＣの抵抗Ｒ２上へ
の接続点を変更することにより、出力端子６の論理状態
の変化に伴うトランジスタＴ５のベース電位の変化、す
なわちトランジスタＴ５に流れる過渡電流値を変更す
る。具体的には抵抗体を形成するポリシリコン上に設け
る電極の位置を変更することにより実現する。本実施例
では、抵抗Ｒ２自身の抵抗値は抵抗Ｒ２上へのコンデン
サＣの接続位置によらず一定である。従ってトランジス
タＴ３のコレクタ電位の変化はコンデンサＣの接続位置
によらず一定であるため、トランジスタＴ３のコレクタ
電位を用いて他の論理演算を行う回路への適用に適して
いる。
【００１０】図３は本発明の第３の実施例の半導体集積
回路装置の回路図である。
回路装置の回路図である。
【００１１】図３に示す回路図は、図１で示した第１の
実施例の半導体集積回路装置に於て、負荷容量ＣＬが大
きく抵抗Ｒ２の抵抗値を大きく設定する場合にトランジ
スタＴ３のコレクタ電位の低下が大きくなり過ぎトラン
ジスタＴ３の飽和することを防ぐために高位側電源端子
１とトランジスタＴ３のコレクタとの間にクランプ用の
トランジスタＴ７を挿入したものである。
実施例の半導体集積回路装置に於て、負荷容量ＣＬが大
きく抵抗Ｒ２の抵抗値を大きく設定する場合にトランジ
スタＴ３のコレクタ電位の低下が大きくなり過ぎトラン
ジスタＴ３の飽和することを防ぐために高位側電源端子
１とトランジスタＴ３のコレクタとの間にクランプ用の
トランジスタＴ７を挿入したものである。
【００１２】
【発明の効果】以上説明したように本発明は、出力信号
レベルの立ち下がり時に負荷容量に充電された電荷を放
電するために流す過渡電流値を負荷容量の大きさに応じ
て可変することにより、消費電力の無駄なく適切な負荷
駆動能力を有する論理回路を構成することが可能になる
という効果がある。また、出力信号レベルの立ち上がり
時には、負荷容量ＣＬはトランジスタＴ４の駆動能力に
より充電されるため抵抗Ｒ２の抵抗値によらず急峻な立
ち上がり信号が得られる。
レベルの立ち下がり時に負荷容量に充電された電荷を放
電するために流す過渡電流値を負荷容量の大きさに応じ
て可変することにより、消費電力の無駄なく適切な負荷
駆動能力を有する論理回路を構成することが可能になる
という効果がある。また、出力信号レベルの立ち上がり
時には、負荷容量ＣＬはトランジスタＴ４の駆動能力に
より充電されるため抵抗Ｒ２の抵抗値によらず急峻な立
ち上がり信号が得られる。
【図１】本発明の第１の実施例の半導体集積回路装置の
回路図である。
回路図である。
【図２】本発明の第２の実施例の半導体集積回路装置の
回路図である。
回路図である。
【図３】本発明の第３の実施例の半導体集積回路装置の
回路図である。
回路図である。
【図４】従来技術の半導体集積回路装置の回路図であ
る。
る。
【図５】本発明の第１の実施例の半導体集積回路装置の
回路内電位、電流を表す図である。
回路内電位、電流を表す図である。
【図６】本発明の半導体集積回路装置の遅延時間の負荷
容量依存性を表す図である。
容量依存性を表す図である。
１ 高位側電源端子 ２ 低位側電源端子 ３ 第１の入力端子 ４ 第２の入力端子 ５ 基準電源端子 ６ 出力端子 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗 Ｒ２ａ，Ｒ２ｂ，Ｒ２ｃ，Ｒ２ｄ Ｒ２の分割抵抗 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７ トラン
ジスタ Ｉ 定電流源 Ｃ コンデンサ ＣＬ 負荷容量
ジスタ Ｉ 定電流源 Ｃ コンデンサ ＣＬ 負荷容量
Claims (1)
- 【請求項１】 それぞれのエミッタが共通接続されると
共に定電流源を介して低位側電源端子に接続され、コレ
クタが抵抗を介して高位側電源端子に接続された差動ト
ランジスタ対からなる差動論理回路を構成する第１のト
ランジスタのコレクタと抵抗との接続点からの出力論理
信号をベースに入力しエミッタを出力端子としたエミッ
タフォロワトランジスタにより構成される出力回路を介
して出力する論理回路であって、前記出力論理信号を取
り出すコレクタを有する第１のトランジスタと対を成し
コレクタが第２の抵抗を介して高位側電源端子に接続さ
れた第２のトランジスタのコレクタ電位を検出すること
により、前記エミッタフォロワトランジスタ出力回路の
回路電流を過渡的に制御する論理回路に於いて、前記出
力端子に存在する負荷容量値に対応する所望の抵抗値を
前記第２の抵抗が有することを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119407A JPH05315577A (ja) | 1992-05-13 | 1992-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119407A JPH05315577A (ja) | 1992-05-13 | 1992-05-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315577A true JPH05315577A (ja) | 1993-11-26 |
Family
ID=14760713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4119407A Withdrawn JPH05315577A (ja) | 1992-05-13 | 1992-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315577A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD832952S1 (en) | 2017-07-18 | 2018-11-06 | Karsten Manufacturing Corporation | Golf club head |
| USD832953S1 (en) | 2017-07-18 | 2018-11-06 | Karsten Manufacturing Corporation | Golf club head |
| US11185747B2 (en) | 2014-10-24 | 2021-11-30 | Karsten Manufacturing Corporation | Golf club head with open back cavity |
| US12286001B2 (en) | 2016-10-27 | 2025-04-29 | Nicholas J. Singer | Skeleton for truck bed and convertible top |
-
1992
- 1992-05-13 JP JP4119407A patent/JPH05315577A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11185747B2 (en) | 2014-10-24 | 2021-11-30 | Karsten Manufacturing Corporation | Golf club head with open back cavity |
| US12286001B2 (en) | 2016-10-27 | 2025-04-29 | Nicholas J. Singer | Skeleton for truck bed and convertible top |
| USD832952S1 (en) | 2017-07-18 | 2018-11-06 | Karsten Manufacturing Corporation | Golf club head |
| USD832953S1 (en) | 2017-07-18 | 2018-11-06 | Karsten Manufacturing Corporation | Golf club head |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |