JPH05315580A - 半導体光検知装置およびその製造方法 - Google Patents
半導体光検知装置およびその製造方法Info
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- JPH05315580A JPH05315580A JP4113333A JP11333392A JPH05315580A JP H05315580 A JPH05315580 A JP H05315580A JP 4113333 A JP4113333 A JP 4113333A JP 11333392 A JP11333392 A JP 11333392A JP H05315580 A JPH05315580 A JP H05315580A
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Abstract
(57)【要約】
【目的】 半導体光検知装置に関し、信号処理素子を形
成するSi基板に設けるCdTe層およびHgCdTe層が（１０
０）面と成るようにして結晶欠陥の少ないHgCdTe層が得
られるようにして受光特性の良好な光検知素子が得られ
るような半導体光検知装置、およびその製造方法の提供
を目的とする。 【構成】 Si基板３の所定領域に凹部21を設けるととも
に、該凹部21の周囲にＭＯＳ型スィッチング素子のリン
グ状のソース領域11を設け、該ソース領域11より所定位
置の前記半導体基板３にドレイン領域12を設け、該基板
３上に絶縁膜13を介してゲート電極14を設け、前記凹部
21内に亜鉛を含む化合物半導体層、或いはガリウムを含
む化合物半導体層と亜鉛を含む化合物半導体層を積層し
て成る面方位選択層22、不純物原子を添加したカドミウ
ムを含む化合物半導体層よりなるバッファ層23を設け、
該バッファ層23上に光検知素子形成用の互いに導電型の
異なる水銀を含む化合物半導体層16,17 を積層して設け
て構成する。
成するSi基板に設けるCdTe層およびHgCdTe層が（１０
０）面と成るようにして結晶欠陥の少ないHgCdTe層が得
られるようにして受光特性の良好な光検知素子が得られ
るような半導体光検知装置、およびその製造方法の提供
を目的とする。 【構成】 Si基板３の所定領域に凹部21を設けるととも
に、該凹部21の周囲にＭＯＳ型スィッチング素子のリン
グ状のソース領域11を設け、該ソース領域11より所定位
置の前記半導体基板３にドレイン領域12を設け、該基板
３上に絶縁膜13を介してゲート電極14を設け、前記凹部
21内に亜鉛を含む化合物半導体層、或いはガリウムを含
む化合物半導体層と亜鉛を含む化合物半導体層を積層し
て成る面方位選択層22、不純物原子を添加したカドミウ
ムを含む化合物半導体層よりなるバッファ層23を設け、
該バッファ層23上に光検知素子形成用の互いに導電型の
異なる水銀を含む化合物半導体層16,17 を積層して設け
て構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体光検知装置および
その製造方法に係り、特に二次元に配置した光検知素子
と、該光検知素子の所定位置を選択して、該光検知素子
で得られた信号を外部回路へオンオフするスィッチング
素子とを、同一半導体基板上に形成したモノリシリック
型の二次元の半導体光検知装置に関する。
その製造方法に係り、特に二次元に配置した光検知素子
と、該光検知素子の所定位置を選択して、該光検知素子
で得られた信号を外部回路へオンオフするスィッチング
素子とを、同一半導体基板上に形成したモノリシリック
型の二次元の半導体光検知装置に関する。
【０００２】半導体光検知装置、特に赤外光を検知する
赤外線検知素子では、二次元に光検知素子を配置した面
型受光装置（二次元ＩＲＣＣＤ）の開発が進められてい
る。このような二次元ＩＲＣＣＤには、赤外光を光電変
換し、二次元に配置された光検知素子と、この光検知素
子で光電変換されて得られた信号を、外部回路にオンオ
フするスィッチング素子とが必要とされている。
赤外線検知素子では、二次元に光検知素子を配置した面
型受光装置（二次元ＩＲＣＣＤ）の開発が進められてい
る。このような二次元ＩＲＣＣＤには、赤外光を光電変
換し、二次元に配置された光検知素子と、この光検知素
子で光電変換されて得られた信号を、外部回路にオンオ
フするスィッチング素子とが必要とされている。
【０００３】
【従来の技術】従来のＩＲＣＣＤは図3(a)に示すよう
に、水銀・カドミウム・テルル（Hg1-xCdx Te）のよう
な化合物半導体基板１にｐｎ接合を設けて形成した光検
知素子２のアレイと、該光検知素子２で光電変換して得
られた信号を処理し、かつシリコン（Si）基板３に形成
した電荷転送素子（ＣＣＤ）の入力ダイオード４とを、
インジウム（In）よりなる金属バンプ５でバンプ接続し
た構造を採っている。ここで図の６は両者の基板1,3 の
絶縁膜である。
に、水銀・カドミウム・テルル（Hg1-xCdx Te）のよう
な化合物半導体基板１にｐｎ接合を設けて形成した光検
知素子２のアレイと、該光検知素子２で光電変換して得
られた信号を処理し、かつシリコン（Si）基板３に形成
した電荷転送素子（ＣＣＤ）の入力ダイオード４とを、
インジウム（In）よりなる金属バンプ５でバンプ接続し
た構造を採っている。ここで図の６は両者の基板1,3 の
絶縁膜である。
【０００４】
【発明が解決しようとする課題】ところで、このような
構造のＩＲＣＣＤは、通常液体窒素温度の極低温で動作
させており、このＩＲＣＣＤが非動作時の室温に成った
時、この動作温度と室温との温度サイクル中に膨張、お
よび収縮の応力が前記した化合物半導体１とSi基板３に
掛かることになる。
構造のＩＲＣＣＤは、通常液体窒素温度の極低温で動作
させており、このＩＲＣＣＤが非動作時の室温に成った
時、この動作温度と室温との温度サイクル中に膨張、お
よび収縮の応力が前記した化合物半導体１とSi基板３に
掛かることになる。
【０００５】そして前記化合物半導体基板１はSi基板３
に対して熱膨張率が大であるので、前記した応力が大と
成り、この両者の基板1,3 に掛かる応力の相違によって
両者の基板1,3 を接続するInの金属バンプ５が位置ずれ
したり、亀裂を生じたり、或いは甚だしい場合には、金
属バンプ５が両者の基板1,3 より剥離するような問題が
発生する。
に対して熱膨張率が大であるので、前記した応力が大と
成り、この両者の基板1,3 に掛かる応力の相違によって
両者の基板1,3 を接続するInの金属バンプ５が位置ずれ
したり、亀裂を生じたり、或いは甚だしい場合には、金
属バンプ５が両者の基板1,3 より剥離するような問題が
発生する。
【０００６】このため、両者の基板1,3 の面積を大きく
して、大面積のＩＲＣＣＤを形成すると、両者の基板の
熱膨張量の相違が拡大するので、大面積にするには限度
がある。従って、大面積のＩＲＣＣＤを形成するため
に、上記した金属バンプ接合を用いずに、ＩＲＣＣＤを
形成する技術が要望されている。
して、大面積のＩＲＣＣＤを形成すると、両者の基板の
熱膨張量の相違が拡大するので、大面積にするには限度
がある。従って、大面積のＩＲＣＣＤを形成するため
に、上記した金属バンプ接合を用いずに、ＩＲＣＣＤを
形成する技術が要望されている。
【０００７】そこで、このような問題を解決するため
に、図3(b)に示すように、ｐ型のSi基板３に高濃度にｎ
型の不純物原子をイオン注入法等を用いて導入してｎ+
層よりなるソース領域11とドレイン領域12を形成し、そ
の上にSiO2膜13を介してポリSi膜よりなるゲート電極14
を形成してＭＯＳ型のスィッチング素子を形成する。
に、図3(b)に示すように、ｐ型のSi基板３に高濃度にｎ
型の不純物原子をイオン注入法等を用いて導入してｎ+
層よりなるソース領域11とドレイン領域12を形成し、そ
の上にSiO2膜13を介してポリSi膜よりなるゲート電極14
を形成してＭＯＳ型のスィッチング素子を形成する。
【０００８】一方、ソース領域11上のSiO2膜13を開口し
てソース領域11上にｎ型のCdTe層15をＭＯＣＶＤ(Metal
Organic Chemical Vapor Deposition; 有機金属気相成
長方法) 法、或いは分子線エピタキシャル成長法等を用
いて形成後、該CdTe層15上にｎ型HgCdTe層16とｐ型HgCd
Te層17をＭＯＣＶＤ法、或いは分子線エピタキシャル成
長法等を用いて形成し、光検知素子２を形成している。
てソース領域11上にｎ型のCdTe層15をＭＯＣＶＤ(Metal
Organic Chemical Vapor Deposition; 有機金属気相成
長方法) 法、或いは分子線エピタキシャル成長法等を用
いて形成後、該CdTe層15上にｎ型HgCdTe層16とｐ型HgCd
Te層17をＭＯＣＶＤ法、或いは分子線エピタキシャル成
長法等を用いて形成し、光検知素子２を形成している。
【０００９】そしてこの光検知素子２で光電変換して得
られた信号を、ソース領域11に伝達し、ゲート電極14に
電圧をオンオフすることで、ソース領域11に伝達された
信号を、ドレイン領域12に伝達し、該ドレイン領域12と
導通している配線層( 図示せず) を通じて外部回路に導
出している。
られた信号を、ソース領域11に伝達し、ゲート電極14に
電圧をオンオフすることで、ソース領域11に伝達された
信号を、ドレイン領域12に伝達し、該ドレイン領域12と
導通している配線層( 図示せず) を通じて外部回路に導
出している。
【００１０】ところで、上記したシリコン基板３にＭＯ
Ｓ型スィッチング素子を形成するには、該素子が良好な
電気的特性と成るように、（１００）面の面方位を有す
るSi基板３が使用されている。
Ｓ型スィッチング素子を形成するには、該素子が良好な
電気的特性と成るように、（１００）面の面方位を有す
るSi基板３が使用されている。
【００１１】然し、このような（１００）面の面方位を
有するSi基板３上にCdTe層15をエピタキシャル成長する
と、（１１１）面の面方位を有するCdTe層15が成長する
ことが文献〔"Molecular beam epitaxial growth of Cd
Te and HgCdTe on Si (100)"、Appl.Phys.Lett.55(18),
30 October 1989 page 1879 〜1881、by R.Sporken等〕
に記載されている。
有するSi基板３上にCdTe層15をエピタキシャル成長する
と、（１１１）面の面方位を有するCdTe層15が成長する
ことが文献〔"Molecular beam epitaxial growth of Cd
Te and HgCdTe on Si (100)"、Appl.Phys.Lett.55(18),
30 October 1989 page 1879 〜1881、by R.Sporken等〕
に記載されている。
【００１２】この（１１１）面の面方位を有するCdTe層
15は、双晶のような結晶欠陥が発生し易く、そのため、
このCdTe層15上に形成して光検知素子２の形成材料とな
るｎ型、或いはｐ型のHgCdTe層16,17 にも、当然双晶の
ような結晶欠陥が発生し易くなり、リーク電流が発生す
る等の不都合が生じ、受光特性の悪い光検知素子となる
問題点を生じる。
15は、双晶のような結晶欠陥が発生し易く、そのため、
このCdTe層15上に形成して光検知素子２の形成材料とな
るｎ型、或いはｐ型のHgCdTe層16,17 にも、当然双晶の
ような結晶欠陥が発生し易くなり、リーク電流が発生す
る等の不都合が生じ、受光特性の悪い光検知素子となる
問題点を生じる。
【００１３】本発明は上記した問題点を除去し、CdTe層
およびHgCdTe層が（１００）面と成るようにして結晶欠
陥の少ないHgCdTe層が得られるようにして受光特性の良
好な光検知素子が得られるような半導体光検知装置、お
よびその製造方法の提供を目的とする。
およびHgCdTe層が（１００）面と成るようにして結晶欠
陥の少ないHgCdTe層が得られるようにして受光特性の良
好な光検知素子が得られるような半導体光検知装置、お
よびその製造方法の提供を目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体光検知装
置は、請求項１に示すように半導体基板の所定領域に凹
部を設けるとともに、該凹部の周囲にＭＯＳ型スィッチ
ング素子のリング状のソース領域を設け、該ソース領域
より所定位置の前記半導体基板にドレイン領域を設け、
該基板上に絶縁膜を介してゲート電極を設け、前記凹部
内に亜鉛を含む化合物半導体層、或いはガリウムを含む
化合物半導体層と亜鉛を含む化合物半導体層を積層して
成る面方位選択層、不純物原子を添加したカドミウムを
含む化合物半導体層よりなるバッファ層を設け、該バッ
ファ層上に光検知素子形成用の互いに導電型の異なる水
銀を含む化合物半導体層を積層して設けたことを特徴と
するものである。
置は、請求項１に示すように半導体基板の所定領域に凹
部を設けるとともに、該凹部の周囲にＭＯＳ型スィッチ
ング素子のリング状のソース領域を設け、該ソース領域
より所定位置の前記半導体基板にドレイン領域を設け、
該基板上に絶縁膜を介してゲート電極を設け、前記凹部
内に亜鉛を含む化合物半導体層、或いはガリウムを含む
化合物半導体層と亜鉛を含む化合物半導体層を積層して
成る面方位選択層、不純物原子を添加したカドミウムを
含む化合物半導体層よりなるバッファ層を設け、該バッ
ファ層上に光検知素子形成用の互いに導電型の異なる水
銀を含む化合物半導体層を積層して設けたことを特徴と
するものである。
【００１５】また請求項２に示すように、前記面方位選
択層の厚さを凹部の深さより薄く設け、該面方位選択層
とバッファ層の和の厚さを、凹部の深さと同等、或いは
それ以上の厚さに設けることを特徴とする。
択層の厚さを凹部の深さより薄く設け、該面方位選択層
とバッファ層の和の厚さを、凹部の深さと同等、或いは
それ以上の厚さに設けることを特徴とする。
【００１６】また請求項３に示すように、本発明の半導
体光検知装置の製造方法は、半導体基板の所定領域に凹
部を形成し、該凹部の周囲に不純物原子を所定のパター
ンで導入してＭＯＳ型スィッチング素子のリング状のソ
ース領域を形成し、該ソース領域より所定位置の前記半
導体基板に不純物原子を導入してドレイン領域を形成す
ると共に、該基板上に絶縁膜を介してゲート電極を形成
し、前記凹部内に亜鉛を含む化合物半導体層、或いはガ
リウムを含む化合物半導体層と亜鉛を含む化合物半導体
層を積層して成る面方位選択層を形成後、該面方位選択
層上に不純物原子を添加したカドミウムを含む化合物半
導体層より成るバッファ層を形成し、該バッファ層上に
光検知素子形成用の互いに導電型の異なる水銀を含む化
合物半導体層を積層して形成することを特徴とするもの
である。
体光検知装置の製造方法は、半導体基板の所定領域に凹
部を形成し、該凹部の周囲に不純物原子を所定のパター
ンで導入してＭＯＳ型スィッチング素子のリング状のソ
ース領域を形成し、該ソース領域より所定位置の前記半
導体基板に不純物原子を導入してドレイン領域を形成す
ると共に、該基板上に絶縁膜を介してゲート電極を形成
し、前記凹部内に亜鉛を含む化合物半導体層、或いはガ
リウムを含む化合物半導体層と亜鉛を含む化合物半導体
層を積層して成る面方位選択層を形成後、該面方位選択
層上に不純物原子を添加したカドミウムを含む化合物半
導体層より成るバッファ層を形成し、該バッファ層上に
光検知素子形成用の互いに導電型の異なる水銀を含む化
合物半導体層を積層して形成することを特徴とするもの
である。
【００１７】
【作用】本発明の半導体装置は、（１００）面の面方位
を有するSi基板に、凹部を形成するとともに、該凹部の
周囲のSi基板にリング状の高濃度ｎ型層を形成してソー
ス領域と該ソース領域より隔たった位置にドレイン領域
を形成する。そして該Si基板上にSiO2膜を形成してSiO2
膜内にポリSiゲート電極を埋設してＭＯＳ型のスィッチ
ング素子を形成する。
を有するSi基板に、凹部を形成するとともに、該凹部の
周囲のSi基板にリング状の高濃度ｎ型層を形成してソー
ス領域と該ソース領域より隔たった位置にドレイン領域
を形成する。そして該Si基板上にSiO2膜を形成してSiO2
膜内にポリSiゲート電極を埋設してＭＯＳ型のスィッチ
ング素子を形成する。
【００１８】一方、このSi基板の凹部上のSiO2膜を除去
し、該凹部内にSi基板とCdTe層の略中間の格子定数を有
する面方位選択層としてのZnTe層を形成する。ここで
（１００) 面のSiの格子定数は5.43Åであり、（１０
０）面のZnTeの格子定数は6.10Åであり、（１００）面
のCdTeの格子定数は6.481 Åの値を示す。
し、該凹部内にSi基板とCdTe層の略中間の格子定数を有
する面方位選択層としてのZnTe層を形成する。ここで
（１００) 面のSiの格子定数は5.43Åであり、（１０
０）面のZnTeの格子定数は6.10Åであり、（１００）面
のCdTeの格子定数は6.481 Åの値を示す。
【００１９】このZnTe層は、前記した文献により（１０
０）面の面方位を有するSi基板に（１００）面の面方位
を有するZnTe層が形成できる。然し、この面方位選択層
のZnTe層はｎ型の導電型の結晶が得られ難い。
０）面の面方位を有するSi基板に（１００）面の面方位
を有するZnTe層が形成できる。然し、この面方位選択層
のZnTe層はｎ型の導電型の結晶が得られ難い。
【００２０】そのため、このZnTe層には、その上に形成
予定の光検知素子で得られた光電流が流入しないので、
凹部の周囲に形成されたスィッチング素子のソース領域
に光電流は流入しない。そのため、ZnTe層の面方位選択
層は凹部の深さより薄く形成し、このZnTe層の上に（１
００）の面方位の高濃度のｎ型のCdTe層をバッファ層と
して凹部の深さより厚く形成し、該バッファ層のCdTe層
の上に形成予定の光検知素子より流入される光電流を、
該CdTe層と接触している周囲のソース領域に流入するよ
うにする。そしてこのCdTe層の上に（１００）の面方位
のｎ型、およびｐ型のHgCdTe層を形成して光検知素子を
形成する。
予定の光検知素子で得られた光電流が流入しないので、
凹部の周囲に形成されたスィッチング素子のソース領域
に光電流は流入しない。そのため、ZnTe層の面方位選択
層は凹部の深さより薄く形成し、このZnTe層の上に（１
００）の面方位の高濃度のｎ型のCdTe層をバッファ層と
して凹部の深さより厚く形成し、該バッファ層のCdTe層
の上に形成予定の光検知素子より流入される光電流を、
該CdTe層と接触している周囲のソース領域に流入するよ
うにする。そしてこのCdTe層の上に（１００）の面方位
のｎ型、およびｐ型のHgCdTe層を形成して光検知素子を
形成する。
【００２１】このようにすると、CdTe層、HgCdTe層が共
に双晶のような結晶欠陥の発生し難い（１００）の面方
位を有する結晶が得られ、高性能な光検知素子が得られ
る。また光検知素子で得られた光電流は、ｎ型のCdTe層
のバッファ層に集められ、更にその光電流はCdTe層の周
囲にリング状に設けられた高濃度のSiのｎ+ 層よりなる
ソース領域に容易に流入する。このようにしてｎ型の導
電型が得られ難いが、（１００）の面方位が得られ易い
ZnTe層を面方位選択層として形成し、その上に（１０
０）の面方位のｎ型のCdTe層を形成して、このCdTe層を
バッファ層としてその上に結晶欠陥の少ないｐ型、およ
びｎ型のHgCdTe層を形成することが可能となる。
に双晶のような結晶欠陥の発生し難い（１００）の面方
位を有する結晶が得られ、高性能な光検知素子が得られ
る。また光検知素子で得られた光電流は、ｎ型のCdTe層
のバッファ層に集められ、更にその光電流はCdTe層の周
囲にリング状に設けられた高濃度のSiのｎ+ 層よりなる
ソース領域に容易に流入する。このようにしてｎ型の導
電型が得られ難いが、（１００）の面方位が得られ易い
ZnTe層を面方位選択層として形成し、その上に（１０
０）の面方位のｎ型のCdTe層を形成して、このCdTe層を
バッファ層としてその上に結晶欠陥の少ないｐ型、およ
びｎ型のHgCdTe層を形成することが可能となる。
【００２２】またｎ型のCdTe層の周囲にはリング状のソ
ース領域が接触して設けてあるので、CdTe層に集められ
た光電流はソース領域に向かって容易に流入する。
ース領域が接触して設けてあるので、CdTe層に集められ
た光電流はソース領域に向かって容易に流入する。
【００２３】
【実施例】本発明の半導体光検知装置の実施例を図1(a)
の断面図、図1(b)の斜視図に示す。
の断面図、図1(b)の斜視図に示す。
【００２４】図1(a)および図1(b)に示すように、抵抗率
が10〜20Ω-cm で面方位が（１００）面のｐ型のSi基板
３に、深さが５μm で、直径が20μm の凹部21を50μm
のピッチで設ける。そしてこの該凹部21の周囲にＭＯＳ
型のスィッチング素子18のリング状で不純物原子濃度が
1018/cm3のｎ+ 層のソース領域11と、該ソース領域11よ
り所定の位置にドレイン領域12を設け、該基板上にSiO2
膜よりなる絶縁膜13を介してポリSiより成るゲート電極
14を設ける。
が10〜20Ω-cm で面方位が（１００）面のｐ型のSi基板
３に、深さが５μm で、直径が20μm の凹部21を50μm
のピッチで設ける。そしてこの該凹部21の周囲にＭＯＳ
型のスィッチング素子18のリング状で不純物原子濃度が
1018/cm3のｎ+ 層のソース領域11と、該ソース領域11よ
り所定の位置にドレイン領域12を設け、該基板上にSiO2
膜よりなる絶縁膜13を介してポリSiより成るゲート電極
14を設ける。
【００２５】そして前記凹部21内に、該凹部の深さより
薄い厚さのZnTe、或いはGaAs層とZnTe層を積層した面方
位選択層22と、その上にｎ型の不純物原子、つまりInを
添加したCdTe層よりなるバッファ層23を設ける。この面
方位選択層22とバッファ層23の和の厚さは凹部21の深さ
と同等か、或いはそれ以上の厚さとする。
薄い厚さのZnTe、或いはGaAs層とZnTe層を積層した面方
位選択層22と、その上にｎ型の不純物原子、つまりInを
添加したCdTe層よりなるバッファ層23を設ける。この面
方位選択層22とバッファ層23の和の厚さは凹部21の深さ
と同等か、或いはそれ以上の厚さとする。
【００２６】そして該バッファ層23上に光検知素子形成
用のｎ型HgCdTe層16とｐ型HgCdTe層17を積層して設け
る。このような本発明の半導体光検知装置によると、結
晶欠陥の少ないｎ型HgCdTe層16とｐ型HgCdTe層17を積層
して設けているので、高信頼度の光検知素子が得られ
る。
用のｎ型HgCdTe層16とｐ型HgCdTe層17を積層して設け
る。このような本発明の半導体光検知装置によると、結
晶欠陥の少ないｎ型HgCdTe層16とｐ型HgCdTe層17を積層
して設けているので、高信頼度の光検知素子が得られ
る。
【００２７】またｎ型のCdTe層のバッファ層23の周囲に
はリング状の高濃度のソース領域11が形成されているの
で、光検知素子で得られた光電流がバッファ層23に集め
られ、容易に該バッファ層に接触して周囲に設けられて
いるソース領域11に流入するので高性能な半導体光検知
装置が得られる。
はリング状の高濃度のソース領域11が形成されているの
で、光検知素子で得られた光電流がバッファ層23に集め
られ、容易に該バッファ層に接触して周囲に設けられて
いるソース領域11に流入するので高性能な半導体光検知
装置が得られる。
【００２８】このような本発明の半導体光検知装置の製
造方法に付いて述べる。図2(a)に示すように抵抗率が10
〜20Ω-cm で面方位が（１００）面のｐ型のSi基板３に
深さが5 μm で、直径が20μm の凹部21を50μm のピッ
チでイオンエッチング法等で形成する。
造方法に付いて述べる。図2(a)に示すように抵抗率が10
〜20Ω-cm で面方位が（１００）面のｐ型のSi基板３に
深さが5 μm で、直径が20μm の凹部21を50μm のピッ
チでイオンエッチング法等で形成する。
【００２９】次いで図2(b)に示すように、該凹部21の周
囲に燐原子を1018/cm3の不純物濃度でイオン注入してＭ
ＯＳ型スィッチング素子のリング状のｎ+ 型のソース領
域11を形成するとともに、該ソース領域11より所定位置
の前記Si基板３に、燐原子を同様にイオン注入してドレ
イン領域12を形成する。
囲に燐原子を1018/cm3の不純物濃度でイオン注入してＭ
ＯＳ型スィッチング素子のリング状のｎ+ 型のソース領
域11を形成するとともに、該ソース領域11より所定位置
の前記Si基板３に、燐原子を同様にイオン注入してドレ
イン領域12を形成する。
【００３０】次いで該基板上にＣＶＤ法、或いはスパッ
タ法によりSiO2膜よりなる絶縁膜13を形成し、該絶縁膜
上にＣＶＤ法でポリSi膜を形成し、該ポリSi膜を所定の
パターンにエッチングしてゲート電極14を形成し、その
上に更に絶縁膜13を形成する。
タ法によりSiO2膜よりなる絶縁膜13を形成し、該絶縁膜
上にＣＶＤ法でポリSi膜を形成し、該ポリSi膜を所定の
パターンにエッチングしてゲート電極14を形成し、その
上に更に絶縁膜13を形成する。
【００３１】次いで図2(c)に示すように前記凹部21上の
絶縁膜13をエッチングにより除去した後、該凹部21内に
ZnTeよりなる面方位選択層22をＭＯＣＶＤ法、或いは分
子線エピタキシャル成長法により凹部21の深さより薄い
寸法、つまり１μm の厚さで形成する。このZnTeよりな
る面方位選択層22の面方位は（１００）面となる。
絶縁膜13をエッチングにより除去した後、該凹部21内に
ZnTeよりなる面方位選択層22をＭＯＣＶＤ法、或いは分
子線エピタキシャル成長法により凹部21の深さより薄い
寸法、つまり１μm の厚さで形成する。このZnTeよりな
る面方位選択層22の面方位は（１００）面となる。
【００３２】次いで図2(d)に示すように、前記面方位選
択層22の上にInを添加してｎ型層としたCdTe層より成る
バッファ層23を７μm の厚さにＭＯＣＶＤ法、或いは分
子線エピタキシャル成長方法により形成する。このCdTe
層は（１００）面であり、結晶欠陥は発生し難い。
択層22の上にInを添加してｎ型層としたCdTe層より成る
バッファ層23を７μm の厚さにＭＯＣＶＤ法、或いは分
子線エピタキシャル成長方法により形成する。このCdTe
層は（１００）面であり、結晶欠陥は発生し難い。
【００３３】該バッファ層23上にInを不純物原子として
添加してｎ型のHgCdTe層16を１μmの厚さに成膜し、そ
の上に砒素(As)を不純物原子として添加してｐ型のHgCd
Te層17を10μm の厚さに成膜して光検知素子を形成す
る。この両者のHgCdTe層16,17はいずれも（１００）面
となるので結晶欠陥は発生し難く、高信頼度の光検知素
子が得られる。
添加してｎ型のHgCdTe層16を１μmの厚さに成膜し、そ
の上に砒素(As)を不純物原子として添加してｐ型のHgCd
Te層17を10μm の厚さに成膜して光検知素子を形成す
る。この両者のHgCdTe層16,17はいずれも（１００）面
となるので結晶欠陥は発生し難く、高信頼度の光検知素
子が得られる。
【００３４】なお、本実施例は、面方位選択層としてZn
Te層のみを用いたが、Si基板に設けた凹部21内にGaAs層
を形成し、その上にZnTe層を積層して形成しても良い。
Te層のみを用いたが、Si基板に設けた凹部21内にGaAs層
を形成し、その上にZnTe層を積層して形成しても良い。
【００３５】
【発明の効果】以上述べたように、本発明の半導体光検
知装置によると、光検知素子を形成するHgCdTe層に双晶
のような結晶欠陥が発生し難いので高信頼度の光検知素
子が得られる。
知装置によると、光検知素子を形成するHgCdTe層に双晶
のような結晶欠陥が発生し難いので高信頼度の光検知素
子が得られる。
【００３６】また凹部を設けることで、またその周囲に
設けたリング状の高濃度不純物層のソース領域を設ける
ことで、ｎ型の導電型の結晶が形成し難いZnTe層で有っ
ても、このZnTe層を凹部の深さより薄く形成して、その
上にｎ型のCdTe層を形成することで、前記ZnTe層を、
（１００）面の面方位のCdTe層を形成するための面方位
選択層として適用することができ、高性能で高信頼度の
半導体光検知装置が得られる効果がある。
設けたリング状の高濃度不純物層のソース領域を設ける
ことで、ｎ型の導電型の結晶が形成し難いZnTe層で有っ
ても、このZnTe層を凹部の深さより薄く形成して、その
上にｎ型のCdTe層を形成することで、前記ZnTe層を、
（１００）面の面方位のCdTe層を形成するための面方位
選択層として適用することができ、高性能で高信頼度の
半導体光検知装置が得られる効果がある。
【図１】 本発明の半導体光検知装置の断面図と斜視図
である。
である。
【図２】 本発明の装置の製造方法を示す断面図であ
る。
る。
【図３】 従来の装置の説明図である。
2 光検知素子 3 Si基板 11 ソース領域 12 ドレイン領域 13 絶縁膜( SiO2膜) 14 ゲート電極 16 n 型HgCdTe層 17 p 型HgCdTe層 18 スィッチング素子 21 凹部 22 面方位選択層 23 バッファ層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/10
Claims (3)
- 【請求項１】 半導体基板(3) の所定領域に凹部(21)を
設けるとともに、該凹部(21)の周囲にＭＯＳ型スィッチ
ング素子のリング状のソース領域(11)を設け、 該ソース領域(11)より所定位置の前記半導体基板(3) に
ドレイン領域(12)を設け、該基板(3) 上に絶縁膜(13)を
介してゲート電極(14)を設け、 前記凹部(21)内に亜鉛を含む化合物半導体層、或いはガ
リウムを含む化合物半導体層と亜鉛を含む化合物半導体
層を積層して成る面方位選択層(22)、不純物原子を添加
したカドミウムを含む化合物半導体層よりなるバッファ
層(23)を設け、 該バッファ層(23)上に光検知素子形成用の互いに導電型
の異なる水銀を含む化合物半導体層(16,17) を積層して
設けたことを特徴とする半導体光検知装置。 - 【請求項２】 請求項１記載の面方位選択層(22)の厚さ
を凹部(21)の深さより薄く設け、前記面方位選択層(22)
とバッファ層(23)の和の厚さを、凹部(21)の深さと同
等、或いはそれ以上の厚さに設けることを特徴とする半
導体光検知装置。 - 【請求項３】 半導体基板(3) の所定領域に凹部(21)を
形成し、該凹部(21)の周囲に不純物原子を所定のパター
ンで導入してＭＯＳ型スィッチング素子のリング状のソ
ース領域(11)を形成し、 該ソース領域(11)より所定位置の前記半導体基板(3) に
不純物原子を導入してドレイン領域(12)を形成すると共
に、該基板(3) 上に絶縁膜(13)を介してゲート電極(14)
を形成し、 前記凹部(21)内に亜鉛を含む化合物半導体層、或いはガ
リウムを含む化合物半導体層と亜鉛を含む化合物半導体
層を積層して成る面方位選択層(22)を形成後、 該面方位選択層(22)上に不純物原子を添加したカドミウ
ムを含む化合物半導体層より成るバッファ層(23)を形成
し、 該バッファ層(23)上に光検知素子形成用の互いに導電型
の異なる水銀を含む化合物半導体層(16,17) を積層して
形成することを特徴とする半導体光検知装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113333A JPH05315580A (ja) | 1992-05-06 | 1992-05-06 | 半導体光検知装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113333A JPH05315580A (ja) | 1992-05-06 | 1992-05-06 | 半導体光検知装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315580A true JPH05315580A (ja) | 1993-11-26 |
Family
ID=14609587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4113333A Withdrawn JPH05315580A (ja) | 1992-05-06 | 1992-05-06 | 半導体光検知装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315580A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007532007A (ja) * | 2004-04-06 | 2007-11-08 | キネテイツク・リミテツド | テルル化カドミウム水銀の製造 |
-
1992
- 1992-05-06 JP JP4113333A patent/JPH05315580A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007532007A (ja) * | 2004-04-06 | 2007-11-08 | キネテイツク・リミテツド | テルル化カドミウム水銀の製造 |
| US8021914B2 (en) | 2004-04-06 | 2011-09-20 | Qinetiq Limited | Manufacture of cadmium mercury telluride |
| KR101110592B1 (ko) * | 2004-04-06 | 2012-02-17 | 키네티큐 리미티드 | 카드뮴 수은 텔루라이드의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |