JPH05315925A - 半導体リレー - Google Patents
半導体リレーInfo
- Publication number
- JPH05315925A JPH05315925A JP4116409A JP11640992A JPH05315925A JP H05315925 A JPH05315925 A JP H05315925A JP 4116409 A JP4116409 A JP 4116409A JP 11640992 A JP11640992 A JP 11640992A JP H05315925 A JPH05315925 A JP H05315925A
- Authority
- JP
- Japan
- Prior art keywords
- diode array
- gate
- voltage
- resistor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000007599 discharging Methods 0.000 claims abstract description 6
- 230000003287 optical effect Effects 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 208000028659 discharge Diseases 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】光結合型の半導体リレーにおいて、スイッチン
グ時間を短く保ちながら、サージ電圧の発生を防止す
る。 【構成】出力用ＭＯＳＦＥＴ３のゲート静電容量に蓄積
されていた電荷を放電させるための駆動用トランジスタ
５と直列的に放電時間延長用の抵抗８を接続し、この抵
抗８と並列的に放電時間短縮用のダイオードアレイ９を
接続した。 【効果】ダイオードアレイ９のオン電圧を適切に設定す
れば、出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧が
スレッショルド電圧付近に低下するまではダイオードア
レイ９を介して出力用ＭＯＳＦＥＴ３のゲート・ソース
間蓄積電荷を速やかに放電させることができ、全体のス
イッチング時間を短くできる。その後は、抵抗８を介し
て穏やかに放電させることによりサージ電圧を防止でき
る。
グ時間を短く保ちながら、サージ電圧の発生を防止す
る。 【構成】出力用ＭＯＳＦＥＴ３のゲート静電容量に蓄積
されていた電荷を放電させるための駆動用トランジスタ
５と直列的に放電時間延長用の抵抗８を接続し、この抵
抗８と並列的に放電時間短縮用のダイオードアレイ９を
接続した。 【効果】ダイオードアレイ９のオン電圧を適切に設定す
れば、出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧が
スレッショルド電圧付近に低下するまではダイオードア
レイ９を介して出力用ＭＯＳＦＥＴ３のゲート・ソース
間蓄積電荷を速やかに放電させることができ、全体のス
イッチング時間を短くできる。その後は、抵抗８を介し
て穏やかに放電させることによりサージ電圧を防止でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、出力素子としてＭＯＳ
ＦＥＴを用い、入出力間のアイソレーションに光結合方
式を用いた半導体リレーに関するものである。
ＦＥＴを用い、入出力間のアイソレーションに光結合方
式を用いた半導体リレーに関するものである。
【０００２】
【従来の技術】従来の半導体リレーの回路図を図２に示
す。リレー入力端子６Ａ、６Ｂ間に入力信号が印加され
ると、発光素子たる発光ダイオード１は入力信号に応答
して光信号を発生する。光起電力ダイオードアレイ２
は、この光信号により光起電力を発生する。この光起電
力は出力用ＭＯＳＦＥＴ３のゲート・ソース間に印加さ
れると同時に、Ｎチャンネル型ディプレッションモード
の電界効果型トランジスタ（ＦＥＴ）よりなる駆動用ト
ランジスタ５を介して光電流として流れる。以下、出力
用ＭＯＳＦＥＴ３がＮチャンネル型エンハンスメントモ
ードである場合について説明する。前記光起電力によ
り、出力用ＭＯＳＦＥＴ３のゲート静電容量を充電する
電流と、駆動用トランジスタ５を介して流れる電流がイ
ンピーダンス要素としての抵抗４を介して流れる。この
ため、抵抗４の両端電圧により駆動用トランジスタ５の
ゲートはソースに対して負電圧にバイアスされる。この
バイアス電圧により駆動用トランジスタ５が瞬時に高イ
ンピーダンス状態となるので、出力用ＭＯＳＦＥＴ３の
ゲート静電容量は効率良く充電される。以上の動作によ
り、リレー出力端子７Ａ，７Ｂ間は高インピーダンス状
態から低インピーダンス状態に変化する。
す。リレー入力端子６Ａ、６Ｂ間に入力信号が印加され
ると、発光素子たる発光ダイオード１は入力信号に応答
して光信号を発生する。光起電力ダイオードアレイ２
は、この光信号により光起電力を発生する。この光起電
力は出力用ＭＯＳＦＥＴ３のゲート・ソース間に印加さ
れると同時に、Ｎチャンネル型ディプレッションモード
の電界効果型トランジスタ（ＦＥＴ）よりなる駆動用ト
ランジスタ５を介して光電流として流れる。以下、出力
用ＭＯＳＦＥＴ３がＮチャンネル型エンハンスメントモ
ードである場合について説明する。前記光起電力によ
り、出力用ＭＯＳＦＥＴ３のゲート静電容量を充電する
電流と、駆動用トランジスタ５を介して流れる電流がイ
ンピーダンス要素としての抵抗４を介して流れる。この
ため、抵抗４の両端電圧により駆動用トランジスタ５の
ゲートはソースに対して負電圧にバイアスされる。この
バイアス電圧により駆動用トランジスタ５が瞬時に高イ
ンピーダンス状態となるので、出力用ＭＯＳＦＥＴ３の
ゲート静電容量は効率良く充電される。以上の動作によ
り、リレー出力端子７Ａ，７Ｂ間は高インピーダンス状
態から低インピーダンス状態に変化する。
【０００３】次に、リレー入力端子６Ａ，６Ｂ間の入力
電流が遮断された場合には、光起電力ダイオードアレイ
２の起電力が無くなり、抵抗４を介して流れる電流が無
くなる。従って、駆動用トランジスタ５を高インピーダ
ンス状態としていたゲートバイアスが無くなり、駆動用
トランジスタ５は低インピーダンス状態に戻る。そし
て、この駆動用トランジスタ５を介して出力用ＭＯＳＦ
ＥＴ３のゲート静電容量に蓄積されていた電荷が放電さ
れ、リレー出力端子７Ａ，７Ｂ間は高インピーダンス状
態に戻る。
電流が遮断された場合には、光起電力ダイオードアレイ
２の起電力が無くなり、抵抗４を介して流れる電流が無
くなる。従って、駆動用トランジスタ５を高インピーダ
ンス状態としていたゲートバイアスが無くなり、駆動用
トランジスタ５は低インピーダンス状態に戻る。そし
て、この駆動用トランジスタ５を介して出力用ＭＯＳＦ
ＥＴ３のゲート静電容量に蓄積されていた電荷が放電さ
れ、リレー出力端子７Ａ，７Ｂ間は高インピーダンス状
態に戻る。
【０００４】前述の図２に示す半導体リレーの入力端子
６Ａ，６Ｂ間に、図４（ａ）に示すようなパルス信号を
入力すると、それに対応したリレー出力端子７Ａ，７Ｂ
間の出力信号は、図４（ｂ）に示すように、スイッチン
グオン時における波形の立ち上がりは穏やかであるが、
スイッチングオフ時における波形の立ち下がりは非常に
急峻となる。これは出力用ＭＯＳＦＥＴ３の静電容量の
充電は、光起電力ダイオードアレイ２から出力される電
流が余り大きくないという理由により、比較的時間を要
するのに対して、前記静電容量に充電された電荷の放電
は、低インピーダンス状態となった駆動用トランジスタ
５を介して急速に行われることによる。このため図２に
示す半導体リレーがオン状態からオフ状態にスイッチン
グするときに、周辺回路にサージ電圧が発生しやすいと
いう問題点があった。
６Ａ，６Ｂ間に、図４（ａ）に示すようなパルス信号を
入力すると、それに対応したリレー出力端子７Ａ，７Ｂ
間の出力信号は、図４（ｂ）に示すように、スイッチン
グオン時における波形の立ち上がりは穏やかであるが、
スイッチングオフ時における波形の立ち下がりは非常に
急峻となる。これは出力用ＭＯＳＦＥＴ３の静電容量の
充電は、光起電力ダイオードアレイ２から出力される電
流が余り大きくないという理由により、比較的時間を要
するのに対して、前記静電容量に充電された電荷の放電
は、低インピーダンス状態となった駆動用トランジスタ
５を介して急速に行われることによる。このため図２に
示す半導体リレーがオン状態からオフ状態にスイッチン
グするときに、周辺回路にサージ電圧が発生しやすいと
いう問題点があった。
【０００５】前述した問題点を解決するために、図３に
示すような半導体リレーが提案された。この半導体リレ
ーは、図２に示す前述の半導体リレーにおいて、駆動用
トランジスタ５と出力用ＭＯＳＦＥＴ３のゲートＧとの
間に抵抗８を挿入したものである。図３に示す半導体リ
レーでは、駆動用トランジスタ５が光起電力の消失時に
低インピーダンス状態に戻ったときに、出力用ＭＯＳＦ
ＥＴ３のゲート静電容量に蓄積された電荷の放電は、抵
抗８を介して緩慢に行われるので、図４（ｃ）に示すよ
うに、スイッチングオフ時の波形の立ち下がりを緩慢に
することができ、サージ電圧の発生を防ぐことができ
る。
示すような半導体リレーが提案された。この半導体リレ
ーは、図２に示す前述の半導体リレーにおいて、駆動用
トランジスタ５と出力用ＭＯＳＦＥＴ３のゲートＧとの
間に抵抗８を挿入したものである。図３に示す半導体リ
レーでは、駆動用トランジスタ５が光起電力の消失時に
低インピーダンス状態に戻ったときに、出力用ＭＯＳＦ
ＥＴ３のゲート静電容量に蓄積された電荷の放電は、抵
抗８を介して緩慢に行われるので、図４（ｃ）に示すよ
うに、スイッチングオフ時の波形の立ち下がりを緩慢に
することができ、サージ電圧の発生を防ぐことができ
る。
【０００６】
【発明が解決しようとする課題】ここで、図５の電圧−
電流特性に示すように、出力用ＭＯＳＦＥＴ３が完全に
オン状態となるゲート・ソース間電圧ＶｇｓをＶｏとす
ると、図４の放電時間ｔ０〜ｔ１の長さは、出力用ＭＯ
ＳＦＥＴ３のゲートバイアスが最高電位からＶｇｓ＝Ｖ
ｏまで低下するのに要する時間で決定され、放電時間ｔ
１〜ｔ２の長さは出力用ＭＯＳＦＥＴ３のゲートバイア
スがさらにスレッショルド電圧Ｖｔｈまで低下するのに
要する時間で決定される。ところが、図３に示す半導体
リレーでは、抵抗８を挿入したことにより、出力信号波
形の立ち下がり時間であるｔ１〜ｔ２間だけでなく、入
力電流が遮断されてから出力信号波形の立ち下がりが始
まるまでの時間ｔ０〜ｔ１間も長くなってしまう。従っ
て、本来の立ち下がり時間ｔ１〜ｔ２間を十分に長く保
とうとすると、全体のスイッチングオフ時間ｔ０〜ｔ２
間が長くなってしまうという問題点があった。
電流特性に示すように、出力用ＭＯＳＦＥＴ３が完全に
オン状態となるゲート・ソース間電圧ＶｇｓをＶｏとす
ると、図４の放電時間ｔ０〜ｔ１の長さは、出力用ＭＯ
ＳＦＥＴ３のゲートバイアスが最高電位からＶｇｓ＝Ｖ
ｏまで低下するのに要する時間で決定され、放電時間ｔ
１〜ｔ２の長さは出力用ＭＯＳＦＥＴ３のゲートバイア
スがさらにスレッショルド電圧Ｖｔｈまで低下するのに
要する時間で決定される。ところが、図３に示す半導体
リレーでは、抵抗８を挿入したことにより、出力信号波
形の立ち下がり時間であるｔ１〜ｔ２間だけでなく、入
力電流が遮断されてから出力信号波形の立ち下がりが始
まるまでの時間ｔ０〜ｔ１間も長くなってしまう。従っ
て、本来の立ち下がり時間ｔ１〜ｔ２間を十分に長く保
とうとすると、全体のスイッチングオフ時間ｔ０〜ｔ２
間が長くなってしまうという問題点があった。
【０００７】また、出力用ＭＯＳＦＥＴ３がディプレッ
ションモードである場合には、出力信号波形の立ち上が
り時間を十分に長く保とうとすると、全体のスイッチン
グオン時間が長くなってしまう問題点があった。
ションモードである場合には、出力信号波形の立ち上が
り時間を十分に長く保とうとすると、全体のスイッチン
グオン時間が長くなってしまう問題点があった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、光結合型の半導体
リレーにおいて、スイッチング時間を短く保ちながら、
サージ電圧の発生を防止することにある。
のであり、その目的とするところは、光結合型の半導体
リレーにおいて、スイッチング時間を短く保ちながら、
サージ電圧の発生を防止することにある。
【０００９】
【課題を解決するための手段】本発明の半導体リレーに
あっては、上記の課題を解決するために、図１に示すよ
うに、入力信号に応答して光信号を発生する発光ダイオ
ード１のような発光素子と、前記光信号を受光して光起
電力を発生する光起電力ダイオードアレイ２と、光起電
力ダイオードアレイ２に直列的に接続された抵抗４のよ
うなインピーダンス要素と、前記光起電力を前記インピ
ーダンス要素を介してゲート・ソース間に印加されて第
１のインピーダンス状態から第２のインピーダンス状態
に変化する出力用ＭＯＳＦＥＴ３と、前記インピーダン
ス要素と光起電力ダイオードアレイ２との接続点に制御
電極を接続されて、光起電力ダイオードアレイ２による
光起電力の発生時に前記インピーダンス要素の両端に生
じる電圧によって高インピーダンス状態にバイアスされ
るノーマリ・オン型の駆動用トランジスタ５と、前記駆
動用トランジスタ５を出力用ＭＯＳＦＥＴ３のゲート・
ソース間に接続するための抵抗８と、出力用ＭＯＳＦＥ
Ｔ３のゲート・ソース間の蓄積電荷を放電させる方向を
順方向として前記抵抗８に並列接続されたダイオードア
レイ９とから成るものである。前記ダイオードアレイ９
のオン電圧Ｖｄは、前記出力用ＭＯＳＦＥＴ３が完全に
オン状態となるゲート・ソース間電圧Ｖｏと前記駆動用
トランジスタ５の飽和電流値による電圧降下分Ｖ１を用
いて、 Ｖｄ＝Ｖｏ−Ｖ１… となるように設定されている。
あっては、上記の課題を解決するために、図１に示すよ
うに、入力信号に応答して光信号を発生する発光ダイオ
ード１のような発光素子と、前記光信号を受光して光起
電力を発生する光起電力ダイオードアレイ２と、光起電
力ダイオードアレイ２に直列的に接続された抵抗４のよ
うなインピーダンス要素と、前記光起電力を前記インピ
ーダンス要素を介してゲート・ソース間に印加されて第
１のインピーダンス状態から第２のインピーダンス状態
に変化する出力用ＭＯＳＦＥＴ３と、前記インピーダン
ス要素と光起電力ダイオードアレイ２との接続点に制御
電極を接続されて、光起電力ダイオードアレイ２による
光起電力の発生時に前記インピーダンス要素の両端に生
じる電圧によって高インピーダンス状態にバイアスされ
るノーマリ・オン型の駆動用トランジスタ５と、前記駆
動用トランジスタ５を出力用ＭＯＳＦＥＴ３のゲート・
ソース間に接続するための抵抗８と、出力用ＭＯＳＦＥ
Ｔ３のゲート・ソース間の蓄積電荷を放電させる方向を
順方向として前記抵抗８に並列接続されたダイオードア
レイ９とから成るものである。前記ダイオードアレイ９
のオン電圧Ｖｄは、前記出力用ＭＯＳＦＥＴ３が完全に
オン状態となるゲート・ソース間電圧Ｖｏと前記駆動用
トランジスタ５の飽和電流値による電圧降下分Ｖ１を用
いて、 Ｖｄ＝Ｖｏ−Ｖ１… となるように設定されている。
【００１０】
【作用】本発明の半導体リレーでは、前述のように、式
を満足するオン電圧を有するダイオードアレイ９を、
抵抗８と並列的に接続したものであるから、駆動用トラ
ンジスタ５が光起電力の消失時に低インピーダンス状態
に戻って出力用ＭＯＳＦＥＴ３のゲート静電容量に蓄積
されていた電荷を放電するとき、出力用ＭＯＳＦＥＴ３
のゲート・ソース間電圧ＶｇｓがＶｏ以上のときは、ダ
イオードアレイ９はオン状態となっているので、放電は
ダイオードアレイ９と抵抗８を通して速やかに行われ、
出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧Ｖｇｓが
Ｖｏ未満となったときは、ダイオードアレイ９がオフ状
態となるので、放電は抵抗８のみを通して穏やかに行わ
れる。したがって、図４（ｄ）に示すようにＶｇｓ≧Ｖ
ｏのときの放電時間ｔ０〜ｔ１の長さは短くでき、かつ
Ｖｇｓ＜Ｖｏのときの立ち下がり時間ｔ１〜ｔ２の長さ
は十分な時間を保つことが可能となる。
を満足するオン電圧を有するダイオードアレイ９を、
抵抗８と並列的に接続したものであるから、駆動用トラ
ンジスタ５が光起電力の消失時に低インピーダンス状態
に戻って出力用ＭＯＳＦＥＴ３のゲート静電容量に蓄積
されていた電荷を放電するとき、出力用ＭＯＳＦＥＴ３
のゲート・ソース間電圧ＶｇｓがＶｏ以上のときは、ダ
イオードアレイ９はオン状態となっているので、放電は
ダイオードアレイ９と抵抗８を通して速やかに行われ、
出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧Ｖｇｓが
Ｖｏ未満となったときは、ダイオードアレイ９がオフ状
態となるので、放電は抵抗８のみを通して穏やかに行わ
れる。したがって、図４（ｄ）に示すようにＶｇｓ≧Ｖ
ｏのときの放電時間ｔ０〜ｔ１の長さは短くでき、かつ
Ｖｇｓ＜Ｖｏのときの立ち下がり時間ｔ１〜ｔ２の長さ
は十分な時間を保つことが可能となる。
【００１１】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。リレー入力端子６
Ａ，６Ｂの間に発光素子としての発光ダイオード１が接
続されている。この発光ダイオード１には、光起電力ダ
イオードアレイ２が光学的に結合されている。光起電力
ダイオードアレイ２の直列個数は、出力用ＭＯＳＦＥＴ
３のスレッショルド電圧よりも高い電圧を発生するよう
に設定されている。出力用ＭＯＳＦＥＴ３のゲートＧと
ソースＳの間には、光起電力ダイオードアレイ２がイン
ピーダンス要素としての抵抗４を介して接続されてい
る。出力用ＭＯＳＦＥＴ３はＮチャンネル型エンハンス
メントモードであり、そのドレインとソースはリレー出
力端子７Ａ，７Ｂにそれぞれ接続されている。また、駆
動用トランジスタ５はＮチャンネル型ディプレッション
モードであり、そのゲートは光起電力ダイオードアレイ
２とインピーダンス要素としての抵抗４の接続点に接続
されている。また、駆動用トランジスタ５のソースは出
力用ＭＯＳＦＥＴ３のソースに接続されており、駆動用
トランジスタ５のドレインは抵抗８を介して出力用ＭＯ
ＳＦＥＴ３のゲートＧに接続されている。また、ダイオ
ードアレイ９が抵抗８と並列的に接続されており、ダイ
オードアレイ９の直列個数はオン電圧Ｖｄが前記式を
満足するように設定されている。
下、その回路構成について説明する。リレー入力端子６
Ａ，６Ｂの間に発光素子としての発光ダイオード１が接
続されている。この発光ダイオード１には、光起電力ダ
イオードアレイ２が光学的に結合されている。光起電力
ダイオードアレイ２の直列個数は、出力用ＭＯＳＦＥＴ
３のスレッショルド電圧よりも高い電圧を発生するよう
に設定されている。出力用ＭＯＳＦＥＴ３のゲートＧと
ソースＳの間には、光起電力ダイオードアレイ２がイン
ピーダンス要素としての抵抗４を介して接続されてい
る。出力用ＭＯＳＦＥＴ３はＮチャンネル型エンハンス
メントモードであり、そのドレインとソースはリレー出
力端子７Ａ，７Ｂにそれぞれ接続されている。また、駆
動用トランジスタ５はＮチャンネル型ディプレッション
モードであり、そのゲートは光起電力ダイオードアレイ
２とインピーダンス要素としての抵抗４の接続点に接続
されている。また、駆動用トランジスタ５のソースは出
力用ＭＯＳＦＥＴ３のソースに接続されており、駆動用
トランジスタ５のドレインは抵抗８を介して出力用ＭＯ
ＳＦＥＴ３のゲートＧに接続されている。また、ダイオ
ードアレイ９が抵抗８と並列的に接続されており、ダイ
オードアレイ９の直列個数はオン電圧Ｖｄが前記式を
満足するように設定されている。
【００１２】以下、本実施例の動作について説明する。
リレー入力端子６Ａ，６Ｂ間に入力電流が流れると、発
光ダイオード１が光信号を発生し、この光信号により光
起電力ダイオードアレイ２の両端に起電力が発生する。
この起電力は出力用ＭＯＳＦＥＴ３のゲート・ソース間
に印加されると同時に、抵抗８及びダイオードアレイ９
と駆動用トランジスタ５を介して流れる。そして、出力
用ＭＯＳＦＥＴ３のゲート静電容量を充電する電流と、
抵抗８及びダイオードアレイ９と駆動用トランジスタ５
を介して流れる電流がインピーダンス要素としての抵抗
４を介して流れる。このため、抵抗４の両端電圧によ
り、駆動用トランジスタ５のゲート電極はソース電極に
対して負にバイアスされ、駆動用トランジスタ５が瞬時
に高インピーダンス状態となり、出力用ＭＯＳＦＥＴ３
のゲート静電容量が充電されるので、リレー出力端子７
Ａ，７Ｂ間は高インピーダンス状態から低インピーダン
ス状態に変化する。
リレー入力端子６Ａ，６Ｂ間に入力電流が流れると、発
光ダイオード１が光信号を発生し、この光信号により光
起電力ダイオードアレイ２の両端に起電力が発生する。
この起電力は出力用ＭＯＳＦＥＴ３のゲート・ソース間
に印加されると同時に、抵抗８及びダイオードアレイ９
と駆動用トランジスタ５を介して流れる。そして、出力
用ＭＯＳＦＥＴ３のゲート静電容量を充電する電流と、
抵抗８及びダイオードアレイ９と駆動用トランジスタ５
を介して流れる電流がインピーダンス要素としての抵抗
４を介して流れる。このため、抵抗４の両端電圧によ
り、駆動用トランジスタ５のゲート電極はソース電極に
対して負にバイアスされ、駆動用トランジスタ５が瞬時
に高インピーダンス状態となり、出力用ＭＯＳＦＥＴ３
のゲート静電容量が充電されるので、リレー出力端子７
Ａ，７Ｂ間は高インピーダンス状態から低インピーダン
ス状態に変化する。
【００１３】リレー入力端子６Ａ，６Ｂ間の入力電流が
遮断された場合には、光起電力ダイオードアレイ２の起
電力が無くなる。したがって、抵抗４を介して流れる電
流が無くなり、駆動用トランジスタ５のゲートバイアス
が無くなるので、駆動用トランジスタ５は低インピーダ
ンス状態に戻る。そして、出力用ＭＯＳＦＥＴ３のゲー
ト静電容量に蓄積された電荷は、抵抗８及びダイオード
アレイ９と駆動用トランジスタ５を介して放電されて、
リレー出力端子７Ａ，７Ｂ間は高インピーダンス状態に
戻る。
遮断された場合には、光起電力ダイオードアレイ２の起
電力が無くなる。したがって、抵抗４を介して流れる電
流が無くなり、駆動用トランジスタ５のゲートバイアス
が無くなるので、駆動用トランジスタ５は低インピーダ
ンス状態に戻る。そして、出力用ＭＯＳＦＥＴ３のゲー
ト静電容量に蓄積された電荷は、抵抗８及びダイオード
アレイ９と駆動用トランジスタ５を介して放電されて、
リレー出力端子７Ａ，７Ｂ間は高インピーダンス状態に
戻る。
【００１４】ここで、ダイオードアレイ９のオン電圧Ｖ
ｄは前記式を満足するように設定されているので、出
力用ＭＯＳＦＥＴ３のゲート静電容量に蓄積されていた
電荷は次のように放電される。出力用ＭＯＳＦＥＴ３の
ゲート電位が最高電位からＶｏまで低下する間（時間ｔ
０〜ｔ１間）は、ダイオードアレイ９はオン状態となっ
ているので、放電は主にダイオードアレイ９と駆動用ト
ランジスタ５を介して速やかに行われる。また放電初期
は、光起電力ダイオードアレイ２もオン状態となってい
るので、放電は光起電力ダイオードアレイ２を介しても
行われる。その後放電が進行し、出力用ＭＯＳＦＥＴ３
のゲート電位がＶｏ未満に低下した後（時間ｔ１〜ｔ２
間）は、ダイオードアレイ９はオフ状態となるので、放
電は抵抗８と駆動用トランジスタ５を介して穏やかに行
われる。
ｄは前記式を満足するように設定されているので、出
力用ＭＯＳＦＥＴ３のゲート静電容量に蓄積されていた
電荷は次のように放電される。出力用ＭＯＳＦＥＴ３の
ゲート電位が最高電位からＶｏまで低下する間（時間ｔ
０〜ｔ１間）は、ダイオードアレイ９はオン状態となっ
ているので、放電は主にダイオードアレイ９と駆動用ト
ランジスタ５を介して速やかに行われる。また放電初期
は、光起電力ダイオードアレイ２もオン状態となってい
るので、放電は光起電力ダイオードアレイ２を介しても
行われる。その後放電が進行し、出力用ＭＯＳＦＥＴ３
のゲート電位がＶｏ未満に低下した後（時間ｔ１〜ｔ２
間）は、ダイオードアレイ９はオフ状態となるので、放
電は抵抗８と駆動用トランジスタ５を介して穏やかに行
われる。
【００１５】従って、リレー入力端子６Ａ，６Ｂ間に、
図４（ａ）に示すような入力信号を入力すると、リレー
出力端子７Ａ，７Ｂ間の出力信号は図４（ｄ）に示すよ
うに、立ち下がり時間ｔ１〜ｔ２間とは独立に、入力電
流が遮断されてから出力信号波形が立ち下がり始めるま
での時間ｔ０〜ｔ１間を短くすることができる。
図４（ａ）に示すような入力信号を入力すると、リレー
出力端子７Ａ，７Ｂ間の出力信号は図４（ｄ）に示すよ
うに、立ち下がり時間ｔ１〜ｔ２間とは独立に、入力電
流が遮断されてから出力信号波形が立ち下がり始めるま
での時間ｔ０〜ｔ１間を短くすることができる。
【００１６】前述のように、ダイオードアレイ９のオン
電圧Ｖｄは式のように設定したが、時間ｔ０〜ｔ１間
に、ダイオードアレイ９がオン状態からオフ状態に切り
換わるように設定しておけば問題はない。
電圧Ｖｄは式のように設定したが、時間ｔ０〜ｔ１間
に、ダイオードアレイ９がオン状態からオフ状態に切り
換わるように設定しておけば問題はない。
【００１７】なお、出力用ＭＯＳＦＥＴがディプレッシ
ョンモードである場合には、出力信号波形の立ち上がり
時間を長くしながら、全体のスイッチング時間を短くす
ることができるものである。
ョンモードである場合には、出力信号波形の立ち上がり
時間を長くしながら、全体のスイッチング時間を短くす
ることができるものである。
【００１８】
【発明の効果】以上のように、本発明の半導体リレーで
は、出力用ＭＯＳＦＥＴのゲート・ソース間蓄積電荷を
放電させるための駆動用トランジスタと直列に抵抗を接
続したので、出力信号波形の変化速度を緩慢とすること
ができるものであり、また、前記抵抗と並列にダイオー
ドアレイを接続したので、このダイオードアレイのオン
電圧を適切に設定すれば、出力用ＭＯＳＦＥＴのゲート
・ソース間電圧がスレッショルド電圧付近に低下するま
ではダイオードアレイを介して出力用ＭＯＳＦＥＴのゲ
ート・ソース間蓄積電荷を速やかに放電させることがで
きるものであり、これにより、全体のスイッチング時間
を短くすることができる。したがって、スイッチング時
間を長くすることなく、サージ電圧の発生を防ぐことが
できるという効果がある。
は、出力用ＭＯＳＦＥＴのゲート・ソース間蓄積電荷を
放電させるための駆動用トランジスタと直列に抵抗を接
続したので、出力信号波形の変化速度を緩慢とすること
ができるものであり、また、前記抵抗と並列にダイオー
ドアレイを接続したので、このダイオードアレイのオン
電圧を適切に設定すれば、出力用ＭＯＳＦＥＴのゲート
・ソース間電圧がスレッショルド電圧付近に低下するま
ではダイオードアレイを介して出力用ＭＯＳＦＥＴのゲ
ート・ソース間蓄積電荷を速やかに放電させることがで
きるものであり、これにより、全体のスイッチング時間
を短くすることができる。したがって、スイッチング時
間を長くすることなく、サージ電圧の発生を防ぐことが
できるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】従来例の回路図である。
【図３】他の従来例の回路図である。
【図４】本発明の動作説明のための波形図である。
【図５】本発明に用いる出力用ＭＯＳＦＥＴの電圧一電
流特性を示す図である。
流特性を示す図である。
１ 発光ダイオード ２ 光起電力ダイオードアレイ ３ 出力用ＭＯＳＦＥＴ ４ インピーダンス要素（抵抗） ５ 駆動用トランジスタ ６Ａ リレー入力端子 ６Ｂ リレー入力端子 ７Ａ リレー出力端子 ７Ｂ リレー出力端子 ８ 抵抗 ９ ダイオードアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古本 憲輝 大阪府門真市大字門真1048番地 松下電工 株式会社内
Claims (1)
- 【請求項１】 入力信号に応答して光信号を発生する
発光素子と、前記光信号を受光して光起電力を発生する
光起電力ダイオードアレイと、光起電力ダイオードアレ
イに直列的に接続されたインピーダンス要素と、前記光
起電力を前記インピーダンス要素を介してゲート・ソー
ス間に印加されて第１のインピーダンス状態から第２の
インピーダンス状態に変化する出力用ＭＯＳＦＥＴと、
前記インピーダンス要素と光起電力ダイオードアレイと
の接続点に制御電極を接続されて、光起電力ダイオード
アレイによる光起電力の発生時に前記インピーダンス要
素の両端に生じる電圧によって高インピーダンス状態に
バイアスされるノーマリ・オン型の駆動用トランジスタ
と、前記駆動用トランジスタを出力用ＭＯＳＦＥＴのゲ
ート・ソース間に接続するための抵抗と、出力用ＭＯＳ
ＦＥＴのゲート・ース間の蓄積電荷を放電させる方向を
順方向として前記抵抗に並列接続されたダイオードアレ
イとから成ることを特徴とする半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116409A JP2740406B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116409A JP2740406B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315925A true JPH05315925A (ja) | 1993-11-26 |
| JP2740406B2 JP2740406B2 (ja) | 1998-04-15 |
Family
ID=14686352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116409A Expired - Fee Related JP2740406B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740406B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0188528U (ja) * | 1987-12-03 | 1989-06-12 | ||
| JPH0365816A (ja) * | 1989-08-03 | 1991-03-20 | Matsushita Electric Works Ltd | 光結合型リレー回路 |
-
1992
- 1992-05-08 JP JP4116409A patent/JP2740406B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0188528U (ja) * | 1987-12-03 | 1989-06-12 | ||
| JPH0365816A (ja) * | 1989-08-03 | 1991-03-20 | Matsushita Electric Works Ltd | 光結合型リレー回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740406B2 (ja) | 1998-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4419586A (en) | Solid-state relay and regulator | |
| EP0398246B1 (en) | Photocoupler apparatus capable of shortening switching time of output contact | |
| EP0372087B1 (en) | Driver circuit | |
| JPH06177418A (ja) | ホトカプラ装置 | |
| JP2740406B2 (ja) | 半導体リレー | |
| JP2740426B2 (ja) | 半導体リレー | |
| EP0537970B1 (en) | Output circuit with buffer | |
| JPS63153916A (ja) | 半導体スイツチ回路 | |
| JPH10308529A (ja) | 半導体リレー | |
| JPH05191244A (ja) | 半導体リレー | |
| SU1450100A1 (ru) | Транзисторный переключатель с защитой от перегрузок | |
| JP3470488B2 (ja) | 半導体リレー回路 | |
| JPH05191247A (ja) | 固体リレー | |
| JP2743874B2 (ja) | ソリッドステートリレー | |
| JP2694808B2 (ja) | ソリッドステートリレー | |
| JP4012646B2 (ja) | スイッチング回路 | |
| JP3806108B2 (ja) | 半導体リレー装置 | |
| JPH06164354A (ja) | 半導体リレー | |
| JPH0290720A (ja) | 半導体リレー回路 | |
| JPH11136113A (ja) | 半導体リレー | |
| JPH0998079A (ja) | 半導体リレー | |
| JPH11346149A (ja) | 半導体リレー | |
| JPH04167618A (ja) | 半導体リレー回路 | |
| JPH0365816A (ja) | 光結合型リレー回路 | |
| JPS6215923A (ja) | 半導体リレ−回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |