JPH053197B2 - - Google Patents
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- JPH053197B2 JPH053197B2 JP62259780A JP25978087A JPH053197B2 JP H053197 B2 JPH053197 B2 JP H053197B2 JP 62259780 A JP62259780 A JP 62259780A JP 25978087 A JP25978087 A JP 25978087A JP H053197 B2 JPH053197 B2 JP H053197B2
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- circuit
- emphasis circuit
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Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、映像信号などの伝送時に混入され
るノイズを削減するためのエンフアシス・デイエ
ンフアシス回路に係り、特にエンフアシス・デイ
エンフアシス回路を以下に詳述する回路構成とす
ることにより、波形伝送歪みを生ずることなく、
高いＳ／Ｎ改善度の得られるエンフアシス・デイ
エンフアシス回路に関するものである。
るノイズを削減するためのエンフアシス・デイエ
ンフアシス回路に係り、特にエンフアシス・デイ
エンフアシス回路を以下に詳述する回路構成とす
ることにより、波形伝送歪みを生ずることなく、
高いＳ／Ｎ改善度の得られるエンフアシス・デイ
エンフアシス回路に関するものである。
（発明の概要）
この発明は、映像信号、音声信号などの伝送時
におけるエンフアシス・デイエンフアシス回路に
関するものであり、エンフアシス回路およびデイ
エンフアシス回路を、遅延素子と減算器とからな
るエツジ検出回路に少なくとも係数回路を接続し
た縦続接続回路を複数設け、それら各縦続接続回
路の出力信号を加算するようにした回路部分を、
エンフアシス・デイエンフアシス回路の構成要素
として有するようにしたことにより、周波数特性
に自由度があり、FM伝送時に生ずるトランケー
シヨンノイズなどの伝送ノイズを削減してＳ／Ｎ
を改善し、また波形歪みを防止し、さらに安定な
デイジタル回路で、ハードウエア化の容易なエン
フアシス・デイエンフアシス回路を提供せんとす
るものである。
におけるエンフアシス・デイエンフアシス回路に
関するものであり、エンフアシス回路およびデイ
エンフアシス回路を、遅延素子と減算器とからな
るエツジ検出回路に少なくとも係数回路を接続し
た縦続接続回路を複数設け、それら各縦続接続回
路の出力信号を加算するようにした回路部分を、
エンフアシス・デイエンフアシス回路の構成要素
として有するようにしたことにより、周波数特性
に自由度があり、FM伝送時に生ずるトランケー
シヨンノイズなどの伝送ノイズを削減してＳ／Ｎ
を改善し、また波形歪みを防止し、さらに安定な
デイジタル回路で、ハードウエア化の容易なエン
フアシス・デイエンフアシス回路を提供せんとす
るものである。
（従来の技術）
従来、エンフアシス・デイエンフアシス回路
は、抵抗（Ｒ）、コイル（Ｌ）、コンデンサ（Ｃ）
を用いたアナログ回路で構成されるか、単位遅延
素子１ケによる簡単な構成のものであつた。Ｌ，
Ｃ，Ｒによる回路については広く知られているの
でここでは説明を省略する。
は、抵抗（Ｒ）、コイル（Ｌ）、コンデンサ（Ｃ）
を用いたアナログ回路で構成されるか、単位遅延
素子１ケによる簡単な構成のものであつた。Ｌ，
Ｃ，Ｒによる回路については広く知られているの
でここでは説明を省略する。
第４図に単位遅延素子を用いた従来例のエンフ
アシス・デイエンフアシス回路の構成を示す。
z-1は単位遅延素子１、ｋ，１−ｋ，１／（１−
ｋ）は係数器１４，１６，１５を表わす。こゝで
ｋは１より小さい正の数に選ばれ、第５図に示す
ようにエンフアシス回路は高域強調(a)、デイエン
フアシス回路は高域抑圧(b)の特性を示し、両フイ
ルタは互いに逆特性の関係となつている。こゝ
で、単位遅延素子の遅延時間をｔとすると f0＝１／2t (1) となる。
アシス・デイエンフアシス回路の構成を示す。
z-1は単位遅延素子１、ｋ，１−ｋ，１／（１−
ｋ）は係数器１４，１６，１５を表わす。こゝで
ｋは１より小さい正の数に選ばれ、第５図に示す
ようにエンフアシス回路は高域強調(a)、デイエン
フアシス回路は高域抑圧(b)の特性を示し、両フイ
ルタは互いに逆特性の関係となつている。こゝ
で、単位遅延素子の遅延時間をｔとすると f0＝１／2t (1) となる。
エンフアシス回路とデイエンフアシス回路は逆
フイルタの関係となつているので、信号は送・受
信間で変ることはないが、伝送時に混入するノイ
ズはデイエンフアシスの高域抑圧分だけ減少し
Ｓ／Ｎの改善が行われる。
フイルタの関係となつているので、信号は送・受
信間で変ることはないが、伝送時に混入するノイ
ズはデイエンフアシスの高域抑圧分だけ減少し
Ｓ／Ｎの改善が行われる。
（発明が解決しようとする問題点）
従来例のＬ，Ｃ，Ｒ素子によるアナログエンフ
アシス・デイエンフアシス回路は構成が簡単とな
るが、経年変化、調整が難しいといつた問題点が
あつた。一方、遅延素子によるものは、デイジタ
ル素子で構成でき、安定性については問題はない
が、第５図に示されるように周波数特性の変更の
自由度が小さい（第５図ではａが変えられるの
み）ため、信号および伝送路ノイズのスペクトル
に対する最適なエンフアシス・デイエンフアシス
回路の設計を行うことができなかつた。
アシス・デイエンフアシス回路は構成が簡単とな
るが、経年変化、調整が難しいといつた問題点が
あつた。一方、遅延素子によるものは、デイジタ
ル素子で構成でき、安定性については問題はない
が、第５図に示されるように周波数特性の変更の
自由度が小さい（第５図ではａが変えられるの
み）ため、信号および伝送路ノイズのスペクトル
に対する最適なエンフアシス・デイエンフアシス
回路の設計を行うことができなかつた。
第６図はFM伝送のレベルダイアグラムを表わ
すものであるが、エンフアシスによりエツジ部に
生ずるトランジエント波形の点線部分が伝送帯域
外となり、これが欠除すると、トランケーシヨン
ノイズとなつて現われる。従つて、大きなエンフ
アシスを行うことが出来なかつた。
すものであるが、エンフアシスによりエツジ部に
生ずるトランジエント波形の点線部分が伝送帯域
外となり、これが欠除すると、トランケーシヨン
ノイズとなつて現われる。従つて、大きなエンフ
アシスを行うことが出来なかつた。
従つて本発明の目的は上記問題点の排除された
安定なデイジタル回路で構成でき、周波数特性に
大きな自由度をもたせ得る、FM伝送時に生ずる
トランケーシヨンノイズなど伝送時の波形歪みを
除去した、大きなＳ／Ｎ改善度がはかれるエンフ
アシス・デイエンフアシス回路を提供せんとする
ものである。
安定なデイジタル回路で構成でき、周波数特性に
大きな自由度をもたせ得る、FM伝送時に生ずる
トランケーシヨンノイズなど伝送時の波形歪みを
除去した、大きなＳ／Ｎ改善度がはかれるエンフ
アシス・デイエンフアシス回路を提供せんとする
ものである。
（問題点を解決するための手段）
この目的を達成するため、本発明エンフアシ
ス・デイエンフアシス回路は、すなわち、テレビ
ジヨン信号伝送におけるノイズ削減のためのエン
フアシス・デイエンフアシス回路において、テレ
ビジヨン信号伝送におけるノイズ削減のためのエ
ンフアシス・デイエンフアシス回路において、ｎ
を１，２，３，……，Ｎを表わす正の整数とした
時、エンフアシス回路側にあつては、複数Ｎ個の
並列配置されたエツジ処理回路を設けるととも
に、そのｎ番目の当該エツジ処理回路は、単位遅
延時間のｎ倍の遅延時間を有するｎ単位遅延素子
と当該素子の出力をエンフアシス回路の入力テレ
ビジヨン信号から減算するための減算器とで構成
されるエンフアシス回路側エツジ検出回路と、構
成されるべきエンフアシス回路の伝達関数のフイ
ルタ特性が最小位相の条件を満足する個々の係数
値を有する係数器とを具え、前記エンフアシス回
路の入力テレビジヨン信号とＮ個のエンフアシス
回路側前記エツジ処理回路それぞれを介したＮ個
の前記エンフアシス回路の入力テレビジヨン信号
の和とを加算してエンフアシス回路の出力信号と
し、デイエンフアシス回路側にあつては、エンフ
アシス回路側と同様複数Ｎ個の並列配置されたエ
ツジ処理回路を設けるとともに、そのｎ番目の当
該エツジ処理回路は、単位遅延時間のｎ倍の遅延
時間を有するｎ単位遅延素子と当該素子の出力を
デイエンフアシス回路の入力テレビジヨン信号か
ら減算するための減算器とで構成されるデイエン
フアシス側エツジ検出回路と、構成されるべきデ
イエンフアシス回路が有する前記エンフアシス回
路の伝達関数とは逆フイルタ特性の伝達関数のフ
イルタ特性が最小位相の条件を満足する個々の係
数値を有する係数器とを具え、前記デイエンフア
シス回路の入力テレビジヨン信号からＮ個のデイ
エンフアシス処理側前記エツジ検出回路それぞれ
を介したＮ個の前記デイエンフアシス回路の入力
テレビジヨン信号の和を減算してデイエンフアシ
ス回路の出力信号とするよう構成したことを特徴
とするものである。
ス・デイエンフアシス回路は、すなわち、テレビ
ジヨン信号伝送におけるノイズ削減のためのエン
フアシス・デイエンフアシス回路において、テレ
ビジヨン信号伝送におけるノイズ削減のためのエ
ンフアシス・デイエンフアシス回路において、ｎ
を１，２，３，……，Ｎを表わす正の整数とした
時、エンフアシス回路側にあつては、複数Ｎ個の
並列配置されたエツジ処理回路を設けるととも
に、そのｎ番目の当該エツジ処理回路は、単位遅
延時間のｎ倍の遅延時間を有するｎ単位遅延素子
と当該素子の出力をエンフアシス回路の入力テレ
ビジヨン信号から減算するための減算器とで構成
されるエンフアシス回路側エツジ検出回路と、構
成されるべきエンフアシス回路の伝達関数のフイ
ルタ特性が最小位相の条件を満足する個々の係数
値を有する係数器とを具え、前記エンフアシス回
路の入力テレビジヨン信号とＮ個のエンフアシス
回路側前記エツジ処理回路それぞれを介したＮ個
の前記エンフアシス回路の入力テレビジヨン信号
の和とを加算してエンフアシス回路の出力信号と
し、デイエンフアシス回路側にあつては、エンフ
アシス回路側と同様複数Ｎ個の並列配置されたエ
ツジ処理回路を設けるとともに、そのｎ番目の当
該エツジ処理回路は、単位遅延時間のｎ倍の遅延
時間を有するｎ単位遅延素子と当該素子の出力を
デイエンフアシス回路の入力テレビジヨン信号か
ら減算するための減算器とで構成されるデイエン
フアシス側エツジ検出回路と、構成されるべきデ
イエンフアシス回路が有する前記エンフアシス回
路の伝達関数とは逆フイルタ特性の伝達関数のフ
イルタ特性が最小位相の条件を満足する個々の係
数値を有する係数器とを具え、前記デイエンフア
シス回路の入力テレビジヨン信号からＮ個のデイ
エンフアシス処理側前記エツジ検出回路それぞれ
を介したＮ個の前記デイエンフアシス回路の入力
テレビジヨン信号の和を減算してデイエンフアシ
ス回路の出力信号とするよう構成したことを特徴
とするものである。
（実施例）
以下添付図面を参照し実施例により本発明を詳
細に説明する。
細に説明する。
本発明によるエンフアシス回路、デイエンフア
シス回路の第１の実施例構成ブロツク線図をそれ
ぞれ第１図ａ，ｂに示す。第１のエンフアシス回
路の実施例は単位遅延素子１と減算器４で構成さ
れるエツジ抽出回路と、係数値がｋ／（１−ｋ）
（１−）である係数器５、およびこれに縦続接
続されるQ1の非線形回路８からなるエツジ処理
回路、同様に単位遅延素子が縦続接続した２サン
プル遅延素子２、／（１−ｋ）（１−）なる
係数器６、およびQ2の非線形回路９からなるエ
ツジ処理回路と３サンプル遅延素子３、−ｋ／
（１−ｋ）（１−）なる係数器７、およびQ3の
非線形回路１０からなるエツジ処理回路と入力信
号を加算する加算器１２からなる非線形エンフア
シス回路である。
シス回路の第１の実施例構成ブロツク線図をそれ
ぞれ第１図ａ，ｂに示す。第１のエンフアシス回
路の実施例は単位遅延素子１と減算器４で構成さ
れるエツジ抽出回路と、係数値がｋ／（１−ｋ）
（１−）である係数器５、およびこれに縦続接
続されるQ1の非線形回路８からなるエツジ処理
回路、同様に単位遅延素子が縦続接続した２サン
プル遅延素子２、／（１−ｋ）（１−）なる
係数器６、およびQ2の非線形回路９からなるエ
ツジ処理回路と３サンプル遅延素子３、−ｋ／
（１−ｋ）（１−）なる係数器７、およびQ3の
非線形回路１０からなるエツジ処理回路と入力信
号を加算する加算器１２からなる非線形エンフア
シス回路である。
一方第１の実施例のデイエンフアシス回路の構
成は、エンフアシス回路のエツジ処理回路と同一
の構成となるエツジ処理回路をもつ再帰型の非線
形エンフアシス回路となる。
成は、エンフアシス回路のエツジ処理回路と同一
の構成となるエツジ処理回路をもつ再帰型の非線
形エンフアシス回路となる。
第４図ａ，ｂ図示従来例の伝達関数は次のよう
になる。
になる。
Ｈ（ｚ）＝１／１−ｋ（１−kz-1）
H-1（ｚ）＝１／Ｈ（ｚ）＝１−ｋ／１−kz-1
０ｋ＜１
Ｈ（ｚ）：エンフアシス回路の伝達関数
H-1（ｚ）：デイエンフアシス回路の伝達関数
(2) ここでＨ（ｚ）の零点および極は 零点：ｚ＝ｋ（＜１） 極：ｚ＝０ となり、ともに複素平面において単位円内にあ
り、Ｈ（ｚ）は最小位相の条件をそなえている。
従つて、安定な逆フイルタが存在し、これがH-1
（ｚ）となる。これは、第４図示の従来例回路に
よるエンフアシス・デイエンフアシス回路が安定
なハードウエアとして実現出来ることを示してお
り、本発明のエンフアシス・デイエンフアシス回
路も最小位相の条件をみたすものでなければなら
ない。
(2) ここでＨ（ｚ）の零点および極は 零点：ｚ＝ｋ（＜１） 極：ｚ＝０ となり、ともに複素平面において単位円内にあ
り、Ｈ（ｚ）は最小位相の条件をそなえている。
従つて、安定な逆フイルタが存在し、これがH-1
（ｚ）となる。これは、第４図示の従来例回路に
よるエンフアシス・デイエンフアシス回路が安定
なハードウエアとして実現出来ることを示してお
り、本発明のエンフアシス・デイエンフアシス回
路も最小位相の条件をみたすものでなければなら
ない。
まず、非線形回路を含まないエンフアシス・デ
イエンフアシス回路の一般形を導びく。
イエンフアシス回路の一般形を導びく。
式(2)を拡張するとフイルタ特性が最小位相とな
るエンフアシスの伝達関数Ｈ（ｚ）は次式となる。
るエンフアシスの伝達関数Ｈ（ｚ）は次式となる。
Ｈ（ｚ）＝１／１−k1（１−k1z-1）１／１−k2
（１−k2z-2）１／１−k3（１−k3z-3）……
＝N
Πn=1
１／１−ko（１−koz-n）
０≦ko＜１
Ｎ：正の整数値 (3)
すなわち、Ｈ（ｚ）の
零点：ｚ＝n√
極：ｚ＝０＜１
となり、Ｈ（ｚ）は最小位相の条件を満たしてい
るので、安定な逆フイルタが存在し、これをH-1
（ｚ）とすれば、 H-1（ｚ）＝１／Ｈ（ｚ）＝N Πn=1 １−ko／１−koz-n (4) となり、これがデイエンフアシス回路の伝達関数
となる。
るので、安定な逆フイルタが存在し、これをH-1
（ｚ）とすれば、 H-1（ｚ）＝１／Ｈ（ｚ）＝N Πn=1 １−ko／１−koz-n (4) となり、これがデイエンフアシス回路の伝達関数
となる。
次に、エツジ部分に生ずるトランケーシヨンノ
イズなどの波形歪みをおさえるために非線形回路
を導入するが、これはエツジ部分のみに作用する
ものでなければならない。Ｈ（ｚ）を次のように
変形定義する。
イズなどの波形歪みをおさえるために非線形回路
を導入するが、これはエツジ部分のみに作用する
ものでなければならない。Ｈ（ｚ）を次のように
変形定義する。
Ｈ（ｚ）△＝Ｙ（ｚ）／Ｘ（ｚ）
＝N
Πn=1
１／１−ko（１−koz-n）
Ｙ（ｚ）＝〔N
Π
Πn=1
１／１−ko（１−koz-n）〕・Ｘ（ｚ）＝Ｘ（ｚ）＋
｛−Ｘ（ｚ）＋〔N Πn=1 １／１−ko（１−koz-n）〕・Ｘ（ｚ）｝ ＝Ｘ（ｚ）＋N Πn=1 １／１−ko｛−N Πn=1 （１−ko）・Ｘ（ｚ）＋N Πn=1 （１−koz-n）・Ｘ（ｚ）｝ ここで、N Πn=1 （１−koz-n）△＝１＋a1z-1＋a2z-2＋……＋
aN(N+1)/2・Ｚ−Ｎ（Ｎ＋１）／２ (5) とすると、 N Πn=1 （１−ko）＝１＋a1＋a2＋……＋aN(N+1)/2 (6) となり、これより となる。式(7)の右辺の第２項の｛Ｘ（ｚ）−Ｘ（ｚ）
z-m｝は信号のエツジ抽出を表わしている。これ
から、非線形回路を導入した式は次式となる。
｛−Ｘ（ｚ）＋〔N Πn=1 １／１−ko（１−koz-n）〕・Ｘ（ｚ）｝ ＝Ｘ（ｚ）＋N Πn=1 １／１−ko｛−N Πn=1 （１−ko）・Ｘ（ｚ）＋N Πn=1 （１−koz-n）・Ｘ（ｚ）｝ ここで、N Πn=1 （１−koz-n）△＝１＋a1z-1＋a2z-2＋……＋
aN(N+1)/2・Ｚ−Ｎ（Ｎ＋１）／２ (5) とすると、 N Πn=1 （１−ko）＝１＋a1＋a2＋……＋aN(N+1)/2 (6) となり、これより となる。式(7)の右辺の第２項の｛Ｘ（ｚ）−Ｘ（ｚ）
z-m｝は信号のエツジ抽出を表わしている。これ
から、非線形回路を導入した式は次式となる。
第１の実施例は
k1＝ｋ，k2＝ (9)
の場合である。式(8)は
Ｙ（ｚ）＝Ｘ（ｚ）＋｛Q1・kα〔Ｘ（ｚ）−Ｘ（ｚ）z
-1〕 ＋Q2・・α〔Ｘ（ｚ）−Ｘ（ｚ）z-2〕 ＋Q3（−ｋ）・α〔Ｘ（ｚ）−Ｘ（ｚ）z-3〕｝
(10) 但し、α＝１／（１−ｋ）（１−） となり、これを回路で表わすと第１図ａ図示の構
成となる。
-1〕 ＋Q2・・α〔Ｘ（ｚ）−Ｘ（ｚ）z-2〕 ＋Q3（−ｋ）・α〔Ｘ（ｚ）−Ｘ（ｚ）z-3〕｝
(10) 但し、α＝１／（１−ｋ）（１−） となり、これを回路で表わすと第１図ａ図示の構
成となる。
一方、H-1（ｚ）については
H-1（ｚ）△＝Ｙ（ｚ）／Ｘ（ｚ）＝N
Πn=1
１−ko／１−koz-n
∴Ｙ（ｚ）＝Ｘ（ｚ）−｛−Ｙ（ｚ）
＋〔N
Πn=1
１／１−ko（１−koz-n）〕｝ （11）
となり、Ｈ（ｚ）の式の展開の類推から
となり、非線形回路を導入した式は
となる。
第１の実施例では
Ｙ（ｚ）＝Ｘ（ｚ）−｛Q1・kα〔Ｙ（ｚ）−Ｙ（ｚ）z
-1〕 ＋Q2・・α〔Ｙ（ｚ）−Ｙ（ｚ）z-2〕 ＋Q3（−ｋ）・α〔Ｙ（ｚ）−Ｙ（ｚ）z-3〕｝
（14） となり、第１図ｂ図示の構成となる。ここで非線
形回路Qnの特性を第３図に示す。クリツプ特性
となつているが一般の非線形回路でよい。
-1〕 ＋Q2・・α〔Ｙ（ｚ）−Ｙ（ｚ）z-2〕 ＋Q3（−ｋ）・α〔Ｙ（ｚ）−Ｙ（ｚ）z-3〕｝
（14） となり、第１図ｂ図示の構成となる。ここで非線
形回路Qnの特性を第３図に示す。クリツプ特性
となつているが一般の非線形回路でよい。
第７図に第１の実施例によるエンフアシス・デ
イエンフアシス回路の入力がステツプ波形の場合
について、第１図示での各点の波形を示す。th1
〜th3が非線形回路Q1〜Q3のスレシヨールド値
（th）を表わしている。
イエンフアシス回路の入力がステツプ波形の場合
について、第１図示での各点の波形を示す。th1
〜th3が非線形回路Q1〜Q3のスレシヨールド値
（th）を表わしている。
第１図のエンフアシスおよびデイエンフアシス
回路のエツジ処理部が同一の回路構成となるの
で、第７図より明らかなように、デイエンフアシ
ス回路の出力信号はエンフアシス回路の入力信号
と同一となり歪みを受けない。スレツシヨールド
値th1〜th3は第６図に示したトランケーシヨンノ
イズが発生しないよう設定されるものである。ま
た伝送路の信号は第７図では Ｅ＝Ｐ＝Ａ＋（B1＋C1＋D1） （15） となる。
回路のエツジ処理部が同一の回路構成となるの
で、第７図より明らかなように、デイエンフアシ
ス回路の出力信号はエンフアシス回路の入力信号
と同一となり歪みを受けない。スレツシヨールド
値th1〜th3は第６図に示したトランケーシヨンノ
イズが発生しないよう設定されるものである。ま
た伝送路の信号は第７図では Ｅ＝Ｐ＝Ａ＋（B1＋C1＋D1） （15） となる。
第２の実施例構成ブロツク線図を第２図に示
す。ここで第１の実施例との相違は非線形回路を
１回路とし、エツジ処理部の全ての和（加算器１
１の出力）に挿入する点である。第１の実施例に
比べ設計の自由度はさがるが、回路が簡略化され
る利点がある。Ｑの非線形回路１３の特性は第３
図となり、スレシヨールド値thはトランケーシヨ
ンノイズが発生しない点に設定される。
す。ここで第１の実施例との相違は非線形回路を
１回路とし、エツジ処理部の全ての和（加算器１
１の出力）に挿入する点である。第１の実施例に
比べ設計の自由度はさがるが、回路が簡略化され
る利点がある。Ｑの非線形回路１３の特性は第３
図となり、スレシヨールド値thはトランケーシヨ
ンノイズが発生しない点に設定される。
第１，２の実施例は遅延素子数が３個の場合で
あつたが、式(8)，（13）に従えば、個数の制限は
ない。
あつたが、式(8)，（13）に従えば、個数の制限は
ない。
（発明の効果）
従来のエンフアシス・デイエンフアシス回路は
アナログ回路で構成する場合経年変化、調整に問
題点があつた。またデイジタル回路では、周波数
特性の自由度すなわち、設計の自由度が小さく非
線形特性がないためトランケーシヨンノイズの対
策がなくＳ／Ｎ改善度を大きくすることができな
かつた。
アナログ回路で構成する場合経年変化、調整に問
題点があつた。またデイジタル回路では、周波数
特性の自由度すなわち、設計の自由度が小さく非
線形特性がないためトランケーシヨンノイズの対
策がなくＳ／Ｎ改善度を大きくすることができな
かつた。
本発明によれば多数のパラメータをもつ安定な
逆フイルタの構成をとることにより周波数特性に
大きな自由度が得られ、エツジ処理部に非線形回
路を導入することにより、FM伝送時のトランケ
ーシヨンノイズなど波形歪を発生することなく大
きなＳ／Ｎ改善度を可能とするものであり、デイ
ジタル素子を用いることが出来るので安定なハー
ドウエアが実現できる利点がある。
逆フイルタの構成をとることにより周波数特性に
大きな自由度が得られ、エツジ処理部に非線形回
路を導入することにより、FM伝送時のトランケ
ーシヨンノイズなど波形歪を発生することなく大
きなＳ／Ｎ改善度を可能とするものであり、デイ
ジタル素子を用いることが出来るので安定なハー
ドウエアが実現できる利点がある。
第１図ａ，ｂは、本発明非線形エンフアシス、
デイエンフアシス回路の第１の実施例をそれぞれ
示し、第２図ａ，ｂは、同第２の実施例をそれぞ
れ示し、第３図は、非線形回路の特性例を示し、
第４図ａ，ｂは、単位遅延素子を用いた従来例の
エンフアシス、デイエンフアシス回路をそれぞれ
示し、第５図ａ，ｂは、第４図ａ，ｂ図示構成の
周波数特性をそれぞれ示し、第６図は、FM伝送
時の伝送帯域幅と映像信号との関係を示し、第７
図は、本発明第１の実施例におけるステツプ波形
入力時の各点の波形を示す。 １……単位遅延素子、２……２サンプル遅延素
子、３……３サンプル遅延素子、４……減算器、
５，６，７，１４，１５，１６……各係数器、
８，９，１０，１３……非線形回路、１１，１２
……加算器。
デイエンフアシス回路の第１の実施例をそれぞれ
示し、第２図ａ，ｂは、同第２の実施例をそれぞ
れ示し、第３図は、非線形回路の特性例を示し、
第４図ａ，ｂは、単位遅延素子を用いた従来例の
エンフアシス、デイエンフアシス回路をそれぞれ
示し、第５図ａ，ｂは、第４図ａ，ｂ図示構成の
周波数特性をそれぞれ示し、第６図は、FM伝送
時の伝送帯域幅と映像信号との関係を示し、第７
図は、本発明第１の実施例におけるステツプ波形
入力時の各点の波形を示す。 １……単位遅延素子、２……２サンプル遅延素
子、３……３サンプル遅延素子、４……減算器、
５，６，７，１４，１５，１６……各係数器、
８，９，１０，１３……非線形回路、１１，１２
……加算器。
Claims (1)
- 【特許請求の範囲】 １ テレビジヨン信号伝送におけるノイズ削減の
ためのエンフアシス・デイエンフアシス回路にお
いて、 ｎを１，２，３，……，Ｎを表わす正の整数と
した時、エンフアシス回路側にあつては、複数Ｎ
個の並列配置されたエツジ処理回路を設けるとと
もに、そのｎ番目の当該エツジ処理回路は、単位
遅延時間のｎ倍の遅延時間を有するｎ単位遅延素
子と当該素子の出力をエンフアシス回路の入力テ
レビジヨン信号から減算するための減算器とで構
成されるエンフアシス回路側エツジ検出回路と、
構成されるべきエンフアシス回路の伝達関数のフ
イルタ特性が最小位相の条件を満足する個々の係
数値を有する係数器とを具え、前記エンフアシス
回路の入力テレビジヨン信号とＮ個のエンフアシ
ス回路側前記エツジ処理回路それぞれを介したＮ
個の前記エンフアシス回路の入力テレビジヨン信
号の和とを加算してエンフアシス回路の出力信号
とし、 デイエンフアシス回路側にあつては、エンフア
シス回路側と同様複数Ｎ個の並列配置されたエツ
ジ処理回路を設けるとともに、そのｎ番目の当該
エツジ処理回路は、単位遅延時間のｎ倍の遅延時
間を有するｎ単位遅延素子と当該素子の出力をデ
イエンフアシス回路の入力テレビジヨン信号から
減算するための減算器とで構成されるデイエンフ
アシス側エツジ検出回路と、構成されるべきデイ
エンフアシス回路が有する前記エンフアシス回路
の伝達関数とは逆フイルタ特性の伝達関数のフイ
ルタ特性が最小位相の条件を満足する個々の係数
値を有する係数器とを具え、前記デイエンフアシ
ス回路の入力テレビジヨン信号からＮ個のデイエ
ンフアシス回路側前記エツジ処理回路それぞれを
介したＮ個の前記デイエンフアシス回路の入力テ
レビジヨン信号の和を減算してデイエンフアシス
回路の出力信号とするよう構成したことを特徴と
するエンフアシス・デイエンフアシス回路。 ２ 特許請求の範囲第１項に記載の回路におい
て、送信側のＮ個の前記エツジ処理回路が、その
構成要素である個々のエツジ検出回路と個々の係
数器の他にさらに直列接続された個々の非線形回
路を具え、受信側Ｎ個の前記エツジ処理回路が、
その構成要素である個々のエツジ検出回路と個々
の係数器の他にさらに直列接続された個々の非線
形回路を具えたことを特徴とするエンフアシス・
デイエンフアシス回路。 ３ 特許請求の範囲第１項に記載の回路におい
て、送信側では、Ｎ個の前記エツジ処理回路それ
ぞれを介したＮ個の前記入力テレビジヨン信号の
和が、１個の非線形回路を介した後前記入力テレ
ビジヨン信号と加算され、受信側では、Ｎ個の受
信側前記エツジ処理回路それぞれを介したＮ個の
前記受信入力テレビジヨン信号の和を他の１個の
非線形回路を介した後前記受信入力テレビジヨン
信号から減算されることを特徴とするエンフアシ
ス・デイエンフアシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259780A JPH01103084A (ja) | 1987-10-16 | 1987-10-16 | エンファシス・ディエンファシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259780A JPH01103084A (ja) | 1987-10-16 | 1987-10-16 | エンファシス・ディエンファシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103084A JPH01103084A (ja) | 1989-04-20 |
| JPH053197B2 true JPH053197B2 (ja) | 1993-01-14 |
Family
ID=17338872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259780A Granted JPH01103084A (ja) | 1987-10-16 | 1987-10-16 | エンファシス・ディエンファシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103084A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4832020B2 (ja) * | 2005-07-28 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | プリエンファシス回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282786A (ja) * | 1985-10-07 | 1987-04-16 | Victor Co Of Japan Ltd | 輝度信号記録再生装置 |
-
1987
- 1987-10-16 JP JP62259780A patent/JPH01103084A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01103084A (ja) | 1989-04-20 |
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