JPH01103084A - エンファシス・ディエンファシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、映像信号などの伝送時に混入されるノイズ
を削減するためのエンファシス・ディエンファシス回路
に係り、特にエンファシス・ディエンファシス回路を以
下に詳述する回路構成とすることにより、波形伝送歪み
を生ずることなく、高いＳ／Ｎ改善度の得られるエンフ
ァシス・ディエンファシス回路に関するものである。

（発明の概要） この発明は、映像信号、音声信号などの伝送時における
エンファシス・ディエンファシス回路に関するものであ
り、エンファシス回路およびデイエンファシス回路を、
遅延素子と減算器とからなるエツジ検出回路に少な（と
も係数回路を接続した縦続接続回路を複数設け、それら
各縦続接続回路の出力信号を加算するようにした回路部
分を、エンファシス・ディエンファシス回路の構成要素
として有するようにしたことにより、周波数特性に自由
度があり、ＦＭ伝送時に生ずるトランケーシゴンノイズ
などの伝送ノイズを削減してＳ／Ｎを改善し、また波形
歪みを防止し、さらに安定なディジタル回路で、バード
ウ、ア化の容易なエンファシス・ディエンファシス回路
を提供せんとするも、のである。

（従来の技術） 従来、エンファシス・ディエンファシス回路部、抵抗（
Ｒ）、コイル（Ｌ）、コンデンサ（Ｃ）を用いたアナロ
グ回路で構成されるか、単位遅延素子１ケによる簡単な
構成のものであった。Ｌ、　Ｃ。

Ｒによる回路については広く知られているのでここでは
説明を省略する。

第４図に単位遅延素子を用いた従来例のエンファシス・
ディエンファシス回路の構成を示す。

ｚ−１は単位遅延素子Ｌ　ｋ、１−に、１／（１−ｋ）
は係数器１４．１６．１５を表わす。こ−でｋは１より
小さい正の数に選ばれ、第５図に示すようにエンファシ
ス回路は高域強調（ａ）、デイエンファシス回路は高域
抑圧（ロ）の特性を示し、両フィルタは互いに逆特性の
関係となっている。こ＼で、単位遅延素子の遅延時間を
ｔとすると ｆ、＝二　　　　　　（１） ｔ となる。

エンファシス回路とデイエンファシス回路は逆フィルタ
の関係となっているので、信号は送・受信間で変ること
はないが、伝送時に混入するノイズはデイエンファシス
の高域抑圧骨だけ減少しＳ／Ｎの改善が行われる。

（発明が解決しようとする問題点） 従来例のり、　　Ｃ，Ｒ素子によるアナログエンファシ
ス・ディエンファシス回路は構成が簡単となるが、経年
変化、調整が難しいといった問題点があった。一方、遅
延素子によるものは、ディジタル素子で構成でき、安定
性については問題はないが、第５図に示されるように周
波数特性の変更の自由度が小さい（第５図、ではａが変
えられるのみ）ため、信号および伝送路ノイズのスペク
トルに対する最適なエンファシス・ディエンファシス回
路の設計を行うことができなかった。

第６図はＦＭ伝送のレベルダイアグラムを表わすもので
あるが、エンファシスによりエツジ部に生ずるトランジ
ェント波形の点線部分が伝送帯域外となり、これが欠除
すると、トランケーションノイズとなって現われる。従
って、大きなエンファシスを行うことが出来なかった。

従って本発明の目的は上記問題点の排除された安定なデ
ィジタル回路で構成でき、周波数特性に大きな自由度を
もたせ得る、ＦＭ伝送時に生ずるトランケーションノイ
ズなど伝送時の波形歪みを除去した、大きなＳ／Ｎ改善
度がはかれるエンファシス・ディエンファシス回路を提
供せんとするものである。

（問題点を解決するための手段） この目的を達成するため、本発明エンファシス・ディエ
ンファシス回路は、すなわち、テレビジョン信号伝送に
おけるノイズ削減のためのエンファシス・ディエンファ
シス回路において、それぞれ入力もしくは出力信号を受
信してその受信信号を単位時間遅延させる単位遅延素子
もしくはその整数倍時間遅延させる遅延素子と、前記受
信信号から前記遅延素子の出力信号を減算する減算器と
、からなるエツジ検出回路に少なくとも係数回路を接続
した縦続接続回路を複数設け、それら各縦続接続回路の
各出力信号を加算するようにした回路部分を、エンファ
シス・ディエンファシス回路の構成要素として有するこ
とを特徴とするものである。

（実施例） 以下添付図面を参照し実施例により本発明の詳細な説明
する。

本発明によるエンファシス回路、デイエンファシス回路
の第１の実施例構成ブロック線図をそれぞれ第１図（ａ
）、Φ）に示す。第１のエンファシス回路の実施例は単
位遅延素子１と減算器４で構成されるエツジ抽出回路と
、係数値かに／（１−ｋ）（ｌ−１）である係数器５、
およびこれに縦続接続されるＱ、の非線形回路８からな
るエツジ処理回路、同様に単位遅延素子が縦続接続した
２サンプル遅延素子２、ｌ／（１−ｋ）（１−１）なる
係数器６、およびＱ２の非線形回路９からなるエツジ処
理回路と３サンプル遅延素子３、−　ｋ　Ｎ／（１−ｋ
）（１−１）なる係数器７、およびＱ３の非線形回路１
０からなるエツジ処理回路と入力信号を加算する加算器
１２からなる非線形エンファシス回路である。

−力筒１の実施例のデイエンファシス回路の構成は、エ
ンファシス回路のエツジ処理回路と同一の構成となるエ
ツジ処理回路をもつ再帰型の非線形エンファシス回路と
なる。

第４図（ａ）（ｂ）図示従来例の伝送関数は次のように
なる。

０≦ｋ＜１ ）１（ｚ）　　：エンファシス回路の伝達関数Ｈ−’（
ｚ）：ディエンファシス回路の伝達関数　（２）ここで
Ｈ（ｚ）の零点および極は 零点：　ｚ＝ｋ　（＜１） 極　　：ｚ＝０ となり、ともに複素平面において単位円内にあり、Ｈ（
ｚ）は最小位相の条件をそなえている。従って、安定な
逆フィルタが存在し、これがＨ−’（ｚ）となる。これ
は、第４図示の従来例回路によるエンファシス・ディエ
ンファシス回路が安定なハードウェアとして実現出来る
ことを示しており、本発明のエンファシス・ディエンフ
ァシス回路モ最小位相の条件をみたすものでなければな
らない。

まず、非線形回路を含まないエンファシス・ディエンフ
ァシス回路の一般形を導びく。

式（２）を拡張するとフィルタ特性が最小位相となるエ
ンファシスの伝達関数Ｈ（ｚ）は次式となる。

０≦に、ｌ＜１ Ｎ：正の整数値　　　　　　　　　　　　　（３）すな
わち、Ｈ（ｚ）の 零点：ｚ＝　ｒ［＜１ 極　　：ｚ＝０＜１ となり、Ｈ（Ｚ）は最小位相の条件を満たしているので
、安定な逆フィルタが存在し、これをＨ−’　（ｚ）と
すれば となり、これがデイエンファシス回路の伝達関数となる
。

次に、エツジ部分に生ずるトランケーションノイズなど
の波形歪みをおさえるために非線形回路を導入するが、
これはエツジ部分のみに作用するものでなければならな
゛い。Ｈ（ｔ）を次のように変形定義する。

ここで、 とすると、 となり、これより Ｘ（２）　：入力信号の２変換 Ｙ（２）　：出力信号の２変換　　　　　　　　　（７
）となる。式（７）の右辺の第２項の（Ｘ（ｚ）　　Ｘ
（ｚ）ｚ−″）は信号のエツジ抽出を表わしている。こ
れから、非線形回路を導入した式は次式となる。

第１の実施例は に＋−ｋ　、　ｋｚ＝　ｐ、　　　　　　　　　　　　
　（９）の場合である。式（８）は Ｙ（ｚ）＝Ｘ（ｚ）＋　　（口Ｂｋｃｒ（χ（ｚ）−Ｘ
（ｚ）ｚ−’）十ａ、　−１・ｔｘ　（Ｋ（ｚ）　−Ｘ
（ｚ）ｚ−”Ｊ十ｏｚ（−ｋｎり　　・　ａ　　（Ｘ（
ｚ）−Ｘ（ｚ）ｚ−’）　　）　　　θ■となり、これ
を回路で表わすと第１図（ａ）図示の構成となる。

一方、Ｈ−’　（Ｚ）については となり、Ｈ（ｚ）の式の展開の類推からとなり、非線形
回路を導入した式は となる。

第１の実施例では −Ｙ（ｚ）＝Ｘ（ｚ）　−（Ｑ＋　・ｋα（Ｙ（ｚ）−
Ｙ（ｚ）ｚ−１〕＋Ｑｔ　・ｌ　・ｅｘ　（Ｙ（ｚ）　
−Ｙ（２）Ｚ−”）＋Ｑ＊（−ｋｌり　・ｅｘ　（Ｙ（
Ｚ）　−Ｙ（Ｚ）！−’）　）　　Ｑ４）となり、第１
図（ｂ）図示の構成となる。ここで非線形回路Ｑ、の特
性を第３図に示す。クリップ特性となっているが一般の
非線形回路でよい。

第７図に第１の実施例によるエンファシス・ディエンフ
ァシス回路の入力がステップ波形の場合について、第１
図示での各点の波形を示す、　ｔｈｌ〜ｔｈｓは非線形
回路Ｑ、〜Ｑ、のスレシ目−ルド値（ｔｈ）を衷わして
いる。

第１図のエンファシスおよびデイエンファシス回路のエ
ツジ処理部が同一の回路構成となるので、第７図より明
らかなように、デイエンファシス回路の出力信号はエン
ファシス回路の入力信号と同一となり歪みを受けない。

スレッシコールド値ｔｈ＋〜ｔｈ、は第６図に示したト
ランケーションノイズが発生しないよう設定されるもの
である。また伝送路の信号は第７図では Ｅ＝Ｐ＝Ａ＋　（Ｂ＋　＋Ｃ＋　十〇＋）　　　　　　
　　　　　０５）となる。

第２の実施例構成ブロック線図を第２図に示す。

ここで第１の実施例との相違は非線形回路を１回路とし
、エツジ処理部の全ての和（加算器１１の出力）に挿入
する点である。第１の実施例に比べ設計の自由度はさが
るが、回路が簡略化される利点がある。Ｑの非線形回路
１３の特性は第３図となり、スレシ１−ルド値ｔｈはト
ランケーションノイズが発生しない点に設定される。

第１．２の実施例は遅延素子数が３個の場合であったが
、式（８）、　Ｑ３）に従えば、個数の制限はない。

（発明の効果） 従来のエンファシス、デイエンファシス回路はアナログ
回路で構成する場合経年変化、調整に問題点があった。

またディジタル回路では、周波数特性の自由度すなわち
、設計の自由度が小さく非線形特性がないためトランケ
ーションノイズの対策がなくＳ／Ｎ改善度を大きくする
ことができなかった。

本発明によれば多数のパラメータをもつ安定な逆フィル
タの構成をとることにより周波数特性に大きな自由度が
得られ、エツジ処理部に非線形回路を導入することによ
り、ＦＭ伝送時のトランケーションノイズなど波形歪を
発生することなく大きなＳ／Ｎ改善度を可能とするもの
であり、ディジタル素子を用いることが出来るので安定
なハードウェアが実現できる利点がある。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は、本発明非線形エンファシス
。 デイエンファシス回路の第１の実施例をそれぞれ示し、 第２図（ａ）、　（ｂ）は、同第２の実施例をそれぞれ
示し、 第３図は、非線形回路の特性例を示し、第４図（ａ）、
　（ｂ）は、単位遅延素子を用いた従来例のエンファシ
ス、デイエンファシス回路をそれぞれ示し、 第５図（ａ）、ら）は、第４図（ａ）、　（ｂ）図示構
成の周波数特性をそれぞれ示し、 第６図は、ＦＭ伝送時の伝送帯域幅と映像信号との関係
を示し、 第７図は、本発明第１の実施例におけるステップ波形入
力時の各点の波形を示す。 １・・・単位遅延素子 ２・・・２サンプル遅延素子 ３・・・３サンプル遅延素子 ４・・・減算器 ５、　６．　７．１４．１５．１６・・・各係数器８、
　９．１０．１３・・・非・線形回路１１、１２・・・
加算器 同　　　　弁理士　　　　杉　　村　　興　　作第１　
回船、ｆ）突加例 （ａ）非糸市形エンファシス日１各 ＼ 第２図第２のに沌例 （ａ）ｌｔ＝奪象形エソファシ２１Ｋ （ｂ　）非線形テアニンファシス回路 第３図 出力 第４図 草位遅販素１ｆｔ、爪啄伎泉例 （ａ）エンファシス回）各 （ｂ）肴エン７アンス回路 第５図第４図０特４生 第６図　ＦＭ仏送時の関係 第　７　図　ステッフ−１彰入力時Ｑ各克、Ｖｉ形出力

Claims (1)

1. 【特許請求の範囲】 １、テレビジョン信号伝送におけるノイズ削減のための
   エンファシス・ディエンファシス回路において、 それぞれ入力もしくは出力信号を受信して その受信信号を単位時間遅延させる単位遅延素子もしく
   はその整数倍時間遅延させる遅延素子と、前記受信信号
   から前記遅延素子の出力信号を減算する減算器と、から
   なるエッジ検出回路に少なくとも係数回路を接続した縦
   続接続回路を複数設け、それら各縦続接続回路の各出力
   信号を加算するようにした回路部分を、エンファシス・
   ディエンファシス回路の構成要素として有することを特
   徴とするエンファシス・ディエンファシス回路。