JPH053237A - スルーホール／上層配線の合わせずれ検知方法 - Google Patents

Abstract

(57)【要約】 【目的】 検査時間の短縮化を図り、多層配線の高密度
化に対応した検知パターンを提供する。 【構成】 半導体装置のスルーホールと上層配線との合
わせずれを検知する際、半導体装置と共に半導体基板５
上に形成される検知パターンを、ずれ検知方向へ延びる
下層パターン１０と、該下層パターン１０を跨ぐように
開孔した検知用スルーホール２０と、該検知用スルーホ
ール２０を覆うように下層パターン１０に交差した上層
パターン３０とで構成し、ホトリソグラフィ工程終了
後、下層パターン１０において検知用スルーホール２０
の両側の所定箇所間の抵抗値を測定する。抵抗値を測定
することにより、オーバーエッチングに起因する半導体
装置の不具合を間接的に検知できる。このように、電気
的な測定により、検査時間を短縮化でき、また、多層配
線の高密度化における合わせ余裕の評価に利用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多層配線技術を用いた
半導体装置の製造時に、その空領域等に形成される検知
パターンを用い、該半導体装置におけるホトリソグラフ
ィ工程でのスルーホールと上層配線との合わせずれを検
知するスルーホール／上層配線の合わせずれ検知方法に
関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、図２に示すようなものがあった。以下、その構
成を図を用いて説明する。

【０００３】図２は、従来のスルーホールと上層配線と
の合わせずれを測定する検知パターンの一例を示す図で
ある。

【０００４】この検知パターンは、半導体装置における
回路パターンである下層配線，スルーホールが形成され
た層間絶縁膜，上層配線と同時に、その空領域に形成さ
れたバーニヤ（ｖｅｒｎｉｅｒ）のパターン例であり、
スルーホール工程で形成された目盛模様のスルーホール
パターン（図中破線で示す）１と、それに続く上層配線
形成工程で形成された目盛模様の上層パターン（図中実
線で示す）２とで構成されている。そして、スルーホー
ルパターン１及び上層パターン２で形成されるバーニヤ
に沿ってガイドパターン３が形成されている。ガイドパ
ターン３は、その中心点３ａからプラス（＋）方向とマ
イナス（−）方向にそれぞれ指示記号３ｂ，３ｃが転写
されている。この図で、スルーホールパターン１の目盛
のピッチＰ１は１μｍとし、上層パターン２の目盛のピ
ッチＰ２は０．９μｍとする。

【０００５】図２では、ガイドパターン３の中心点３ａ
からプラス方向の１つ目の目盛りにおいてスルーホール
パターン１と上層パターン２とが一致している。従っ
て、プラス方向に０．１μｍのずれが生じた場合のパタ
ーン例であり、このようなバーニヤを用いてどの目盛り
でスルーホールパターン１と上層パターン２とが一致し
ているかを、光学顕微鏡等を用いて検査することによ
り、半導体装置におけるホトリソグラフィ工程でのスル
ーホールと上層配線との合わせずれの量を測定すること
ができる。

【０００６】なお、図２では、ガイドパターン３の中心
点３ａからプラス（＋）方向とマイナス（−）方向の２
方向の検知方向でずれ量を測定できるが、このような検
知パターンを９０度方向をかえて十字形に形成したり、
直交する空領域にそれぞれ形成することで、４方向の検
知方向でずれ量を測定することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来技術による検知パターンを用いた合わせずれ検知方法
では、次のような課題があった。

【０００８】（１） バーニヤによる合わせずれ量の測
定は、光学顕微鏡等を用いてオペレータにより行われて
いるため、この検査・測定には、長時間を要する。現
在、半導体装置は、５インチもしくは６インチのシリコ
ンウェハーに、数十個〜数百個が一度に形成されるが、
各工程で用いられるホトリソグラフィでのマスク合わせ
は、ダイバイダイ方式で半導体装置のパターン１個１個
に対して行われている。このため、個々の半導体装置に
おける合わせずれの方向、量はそれぞれ異なってくる。
従って、一枚のシリコンウェハーで検査対象となる半導
体装置が数十個あれば、製品ロットでは数千個にものぼ
り、これら一つ一つに対して光学顕微鏡等を用いて検査
を行えば、多大な時間を必要とするし、検査工程がネッ
クとなって生産性が低下する。このようにオペレータの
目視によってすべての半導体装置においてずれ量を判断
し検査するのは、不可能かつ困難であり、半導体装置製
品の品質検査や管理に実用的でないという問題があっ
た。

【０００９】（２） 近年、半導体装置は、その機能の
高度化、複雑化に伴って多層配線が多用されるようにな
ってきている。多層配線とは、配線用導体とスルーホー
ルが形成された層間絶縁膜とを順に積層して複数の導体
層をもつようにした配線であり、構成素子を相互にスル
ーホールを介して接続して一つの回路機能をもたせてい
る。これは、特に論理回路半導体装置において、ＣＡＤ
（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）によ
る自動配線を考慮して配線レイアウトの自由度を高める
ために不可欠の技術となっている。

【００１０】この多層配線の配線密度（集積度）向上の
方法としては、第一に配線幅や間隔の縮小があり、第二
に合わせ余裕の縮小がある。合わせ余裕とは、半導体製
造工程において、ある層のパターンとその上にくる層の
パターンとのホトリソグラフィ工程の合わせ精度を考慮
して上層のパターンにとる余裕のことで、多層配線の場
合、スルーホールと上層配線での合わせ余裕が問題とな
る。今、この合わせ余裕の縮小化が望まれている。図３
を用いてその合わせ余裕の縮小化による実益を説明す
る。

【００１１】図３は、従来の合わせ余裕ｄの異なる２つ
の配線構成例を示す図であり、合わせ余裕ｄと配線ピッ
チＰ３，Ｐ４との関係を示している。

【００１２】図３（ａ），図３（ｂ）は、それぞれスル
ーホール１−１，１−２の径ｗ、第２層配線２−１，２
−２の最小配線幅Ｌ、及び最小配線間隔ｔが同一で、ス
ルーホール１−１，１−２と第２層配線２−１，２−２
との合わせ余裕ｄ１，ｄ２をそれぞれ０．６μｍとした
ものと、０．３μｍとしたものの第２層配線のピッチを
示している。

【００１３】図３（ａ）に示すように、スルーホール１
−１と第２層配線２−１との合わせ余裕ｄ１が０．６μ
ｍである場合、第２層配線２−１のピッチＰ３は、３．
４μｍであるが、図３（ｂ）に示すように、合わせ余裕
ｄ２を０．３μｍとすると、ピッチＰ４は２．８μｍと
なる。このように、合わせ余裕ｄの縮小分の２倍だけ第
２層配線のピッチを縮小することができる。

【００１４】ところが、図２のようなバーニヤを用いた
検知パターンは、単に合わせずれ量を測定するために半
導体装置の空領域に形成されたものであり、半導体装置
の製造上の不具合（例えば、断線）とは無関係なものと
なっている。例えば、ホトリソグラフィ工程でマスク合
わせを行い、露光・現像を行った後、エッチングを行う
と、スルーホールと上層配線とに合せずれがあれば、下
層配線までオーバーエッチングされて断線する場合があ
る。半導体装置は、製造工程において許容量以上の合わ
せずれを生じた場合、何らかの不具合を生じる。しか
し、このような合わせずれ量が許容量か否かの判断まで
もバーニヤを用いた検知パターンは表し得ず、目測によ
ってはじめて明らかにされる。

【００１５】また、半導体装置製品そのものを、抵抗測
定器等によって検査しても、信頼性劣化のような初期不
良でないものは、検査にパスし、見出だすのが困難であ
る。従って、バーニヤを利用した検知パターンによる検
知方法では、多層配線の高密度化において技術的にも内
容的にも満足できるものではなかった。

【００１６】本発明は、前記従来技術が持っていた課題
として、合わせずれ量の測定による製品の検査に長時間
を要するという点、及びバーニヤによる検知パターンで
は製品の不具合を表し得ず多層配線の高密度化に無関係
であるという点について解決したスルーホール／上層配
線の合わせずれ検知方法を提供するものである。

【００１７】

【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体基板上に、下層配線と、スルーホ
ールが形成された層間絶縁膜と、該スルーホールを介し
て該下層配線に接続される上層配線とが順に積層される
半導体装置の製造時に、前記半導体装置の空領域に併設
される検知パターンを用い、前記スルーホールと前記上
層配線との合わせずれを検知するスルーホール／上層配
線の合わせずれ検知方法において、前記検知パターン
を、次のように構成している。

【００１８】即ち、前記検知パターンは、前記下層配線
の形成時に前記半導体基板と前記層間絶縁膜との間に配
設され所定の配線幅で合わせずれ検知方向へ延びる下層
パターンと、前記下層パターンを跨ぐようにその配線幅
より大きく前記層間絶縁膜に開孔された検知用スルーホ
ールと、前記合わせずれ検知方向に対応した位置に検知
すべき検知ずれ量と同量の合わせ余裕だけ残して前記検
知用スルーホールを覆うように前記下層パターンに交差
する上層パターンとで、構成している。

【００１９】そして、この検知パターンを用い、前記下
層パターンにおける前記検知用スルーホールの両側の所
定箇所間の抵抗値を測定し、該抵抗値に基づいて前記ス
ルーホールと前記上層配線との合わせずれを検知するよ
うにしたものである。

【００２０】

【作用】本発明は、以上のようにスルーホール／上層配
線の合わせずれ検知方法を構成したので、前記検知パタ
ーンによる測定は、ホトリソグラフィ工程でのエッチン
グ状態に関係付けられたものとなって表れる。検知パタ
ーンは、検知すべき検知ずれ量が、合わせ余裕を越える
と、半導体装置のスルーホールと上層配線との間に許容
値以上の合せずれを伴い、下層パターンの断線を伴うよ
うに働く。これは、半導体装置に生じる不具合を強調し
たものとみなせるので、検知パターンの下層パターンに
おける検知用スルーホールの両側の所定箇所間の抵抗値
を測定することにより、合わせずれを自動測定器等によ
る電気的な測定で検知可能となる。これにより、合わせ
余裕を越えて合わせずれが生じたことが半導体装置にお
いても間接的に断線現象として一致するので、光学顕微
鏡等の人手を要する検査装置を用いることなく、簡単な
測定が行える。また、合わせずれ量が許容量か否かの判
断を行えるので、多層配線の高密度化における合わせ余
裕の評価に利用できる。従って、前記課題を解決できる
のである。

【００２１】

【実施例】図１は、本発明の実施例に用いる検知パター
ンの概略の平面図である。

【００２２】この検知パターンは、図１中の矢印方向
（ずれ検知方向）で合わせずれを検知するものであり、
下層パターン１０、層間絶縁膜に開孔された検知用スル
ーホール２０、及び上層パターン３０で構成され、それ
らが半導体基板５上に形成されている。半導体装置は、
シリコンウェハー等の半導体基板５上に、例えばダイバ
イダイ方式により、数十個が形成されるものであり、検
知パターンにおいても１つの半導体装置の空領域に、該
半導体装置の回路パターンと共に形成されるものであ
る。

【００２３】次に、（Ｉ）検知パターンの形成手順、及
び（ＩＩ）検知パターンを用いた検知方法について説明
する。なお、（Ｉ）検知パターンの形成手順では、さら
に半導体装置における製造工程に合わせて、（Ａ）下層
パターン形成工程，（Ｂ）層間絶縁膜及び検知用スルー
ホール形成工程，（Ｃ）上層パターン形成工程とに分け
て説明する。

【００２４】（Ｉ）検知パターンの形成手順 （Ａ） 下層パターン形成工程 半導体基板５の上面に、スパッタリング蒸着技術を用い
て導体膜を膜付けした後、ホトリソグラフィ技術を用い
て下層パターン１０を形成する。この時、半導体装置に
おいては、図示しない所定パターンの下層配線が形成さ
れる。下層パターン１０は、図１に示すように、所定の
配線幅Ｌ（例えば、１００μｍ）を有し、図１中矢印方
向に対応した合わせずれ方向へ延びるようにして形成さ
れている。また、その両端に略四角形のパッド用金属膜
１１，１２が形成される。

【００２５】 （Ｂ）層間絶縁膜及び検知用スルーホール形成工程 （Ａ）の工程を終了した半導体基板５上に、ＣＶＤ技術
を用いて絶縁膜２５を膜付けした後、ホトリソグラフィ
技術を用いて該絶縁膜２５に、例えば長方形の検知用ス
ルーホール２０を下層パターン１０を跨ぐように開孔す
る。ここで、検知用スルーホール２０の寸法は、例えば
各辺をａ，ｂ，ｃ，ｄとしたとき、下層パターン１０に
直交する方向ｘの２辺ａ，ｃでは、下層パターン１０を
確実に跨ぐために、片側で１μｍ以上の余裕だけ大きい
方が望ましく、下層パターン１０に平行な方向ｙの２辺
ｂ，ｄでは、検知用スルーホール２０の確実な開孔のた
めに２μｍ以上とることが望ましい。この寸法について
は、検知パターン全体の寸法を小さくするためにも必要
以上に大きくする必要はない。

【００２６】また、下層パターン１０のパッド用金属膜
１１，１２に、スルーホール２１，２２を設ける。これ
は、合わせずれ検知のために、工程終了後に行う下層パ
ターン１０の電気抵抗の測定のためのものとなる。

【００２７】（Ｃ）上層パターン形成工程 （Ｂ）の工程を終了した半導体基板５上に、スパッタリ
ング蒸着技術を用いて導体膜を膜付けした後、ホトリソ
グラフィ技術を用いて、上層パターン３０を形成する。
上層パターン３０は、下層パターン１０と直交する方向
ｘに、検知用スルーホール２０を覆うように、例えば長
方形に形成する。この時、上層パターン３０を、例えば
その各辺をｅ，ｆ，ｇ，ｈとしたとき、検知用スルーホ
ール２０の各辺ａ，ｂ，ｃ，ｄとの間に、以下に示すよ
うな相対関係をもつように形成する。

【００２８】即ち、下層パターン１０に平行な方向ｙを
もつ２辺ｆ，ｈ、及び下層パターン２０に直交する方向
ｘの２辺ｅ，ｇのうち、検知用スルーホール２０の中心
からみて、ずれを検知すべき方向（図中矢印の方向）と
同方向ｙ側に位置する一辺ｇは、ずれ許容値Ｄ以上、例
えば、ずれ許容値Ｄに対してプラス１μｍの余裕をもっ
て上層パターン３０が検知用スルーホール２０を覆うよ
うにする。一方、下層パターン１０に直交し且つ検知用
スルーホール２０の中心からみて、ずれを検出すべき方
向と逆の方向に位置する一片ｅは、ずれ許容値Ｄもしく
はそれ以下の余裕で上層パターン３０が検知用スルーホ
ール２０を覆うようにする。なお、ここで、ずれ許容値
Ｄの値は、この検知パターンを使用する者がどの程度の
ずれが生じたときにずれが生じたと検知すべきかで決ま
る任意の値である。本実施例では、０．３μｍをとって
いる。

【００２９】この工程では、さらに、スルーホール２
１，２２の開孔位置にそれぞれパッド３１，３２を形成
する。

【００３０】（ＩＩ）検知パターンを用いた検知方法 図４は図１の検知パターンの部分平面図であり、合わせ
ずれが検知されるほどに合わせずれが生じたとした場合
の一例を示す図である。図５は、図４のＡ−Ｂ線断面図
である。

【００３１】半導体装置の製造時、前記（Ｃ）上層パタ
ーン形成工程におけるスルーホールと上層配線とのホト
リソグラフィ工程で、検知用スルーホール２０と上層パ
ターン３０とにずれ許容値Ｄ以上の合わせずれが生じる
と、図４に示すように、検知用スルーホール２０と上層
パターン３０との重なり余裕の小さい辺ｅでは、上層パ
ターン３０が検知用スルーホール２０を覆わなくなる。
このような状態では、図５に示すように、上層パターン
３０の形成のためのエッチング時のオーバーエッチング
により、上層パターン３０に覆われていない検知用スル
ーホール２０の底面に露出した下層パターン１０までも
がエッチングされてしまう。さらに、検知用スルーホー
ル２０は、下層パターン１０を跨いで横断しているた
め、この下層パターン１０のエッチングも下層パターン
１０を横断するように行なわれる。その結果、下層パタ
ーン１０は、エッチング横断する。

【００３２】このような過程を経たホトリソグラフィ工
程完了後に、パッド３１，３２に抵抗測定器４０の測定
用プローブを当て、下層パターン１０のパッド用金属膜
１１，１２間の電気抵抗を測定する。例えば、下層パタ
ーン１０が断線しているならば、抵抗値が無限大とな
り、このため、光学顕微鏡等による目視によらず、抵抗
測定器４０により、合わせずれが生じたことが解る。

【００３３】また、図５に示すように、ホトリソグラフ
ィ工程における上層パターン３０のエッチングの条件、
例えばエッチング時間等の条件によっては、下層パター
ン１０が断線に至らないこともある。この場合でも、下
層パターン１０の配線幅を大きくとる等して抵抗を低く
する等したうえで、検知パターンを多数、例えば２０個
程度くりかえし配列することにより、抵抗増分が明確と
なり、それを抵抗値の増加として抵抗測定器等によって
検知できる。

【００３４】一方、合わせずれ量が合わせ余裕Ｄとして
とった許容範囲内であれば、上層パターン３０がスルー
ホール２０を完全に覆い、ホトリソグラフィ工程が正常
に終了して下層パターン１０はエッチングされないた
め、断線が生じない。このように、抵抗値の測定によっ
て半導体装置の製品検査が行える。

【００３５】本実施例では、次のような利点がある。

【００３６】（ａ） スルーホール２０と上層パターン
３０の合わせずれを、ホトリソグラフィ工程終了後、オ
ーバーエッチングに起因する下層パターン１０の断線現
象に転換し、下層パターン１０における検知用スルーホ
ールの両側のパッド用金属膜１１，１２間の電気抵抗を
測定するようにしている。このため、通常の抵抗測定器
４０による測定が可能となり、スルーホール２０と上層
パターン３０の合せずれの発生、即ち、半導体装置にお
けるスルーホールと上層配線の合せずれを検知できる。
これにより、合わせずれの検査が簡単化され、検査に要
する時間が短縮化される。特に、全自動化されている測
定器を用いることで、半導体装置製品の全数検査も比較
的容易に行える。また、半導体装置は、工程終了後にそ
の全数を電気測定して選別が行われるが、この方法によ
れば、選別時に同時に行うこともでき、特別な検査を必
要としなくなる。

【００３７】（ｂ） 本発明の検知パターンでは、その
検知手段として実際の半導体装置製品で合せずれの生じ
た場合に起こる不具合、例えばオーバーエッチング断線
を強調するようにしている。このため、この検知パター
ンを用いることで、合わせずれ量が許容量か否かの判断
を行える。このようにして、製品の検査ばかりでなく、
製品の開発段階における合わせ余裕の評価に用いること
もできる。

【００３８】図６は、本発明の実施例に用いる他の検知
パターンの平面図である。

【００３９】この検知パターンが、前記実施例の検知パ
ターンと異なる点は、図１では、合わせずれ検知を１方
向で行うのに対し、さらに４方向に対して合わせずれ検
知を行う点である。

【００４０】この検知パターンでは、下層パターン１０
−１を、図に示すように十字形に形成し、それぞれの下
層パターン１０−１ａ〜１０−１ｄ上に、図１と同一の
検知パターンを４方向に配置形成している。そして、そ
れぞれ下層パターン１０−１ａ〜１０−１ｄの端部にパ
ッド１３，１４，１５，１６を形成している。この検知
パターンでは、半導体装置の製造時、ホトリソグラフィ
工程で検知用スルーホール２０−１に対して上層パター
ン３０−１が覆わなくなる方向でオーバーエッチングに
よる下層パターン１０−１ａ〜１０−１ｄのいづれかに
断線或いは侵蝕が生じるので、図中の−，−，
−，−間の電気抵抗を測定することにより、抵
抗値の高い下層パターン１０−１ａ〜１０−１ｄのいづ
れかの箇所から合わせずれ発生の方向を知ることができ
る。

【００４１】図７は、本発明の実施例に用いる他の検知
パターンの平面図である。

【００４２】この検知パターンは、図６と同様に、下層
パターン１０−２を十字形に形成し、その交差する部分
に略正方形の検知用スルーホール２０−２を開孔し、こ
のスルーホール２０−２を覆うように、合わせ余裕Ｄだ
け大きく上層パターン３０−２を形成した検知パターン
としている。このようにしても、図中の−，−
，−，−間の電気抵抗を測定することによ
り、合わせずれ発生の方向を知ることができ、図６の場
合とほぼ同様の利点が得られる他、検知パターンの形成
が簡単になる。

【００４３】なお、本発明の実施例は、前記実施例に限
らず種々の変形が可能である。その変形例としては、例
えば次のようなものがある。

【００４４】（ｉ） 前記実施例では、半導体装置の下
層配線，スルーホールが形成された層間絶縁膜，上層配
線と共に下層パターン１０，検知用スルーホール２０，
上層パターン３０を３層で形成しているが、さらに層数
を増加した各種の半導体装置に適用できる。

【００４５】（ｉｉ） 図７では、検知用スルーホール
２０−２及び上層パターン３０−２を略正方形に形成し
たが、それらの形状は、例えば、円形等の他の形状であ
ってもよい。

【００４６】（ｉｉｉ） 図１，図６の下層パターン１
０，１０−１上に、その合わせずれ検知方向に沿って複
数の検知用スルーホール２０，２０−１をそれぞれ間隔
をずらして配列し、その各々の検知用スルーホール２
０，２０−１に上層パターン３０，３０−１を形成すれ
ば、バーニヤとして機能し、その抵抗値を測定すること
により、合わせずれ量の測定も可能となる。

【００４７】（ｉｖ） 図１、図６、及び図７の検知パ
ターンを、半導体装置を構成する回路パターンに形成し
てもよい。この場合でも、合わせずれを検知できること
から、製品の開発段階における合わせ余裕の評価を兼ね
た製品検査が行える。

【００４８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、検知パターンの測定をホトリソグラフィ工程での
エッチング状態に関係付けて下層パターンにおける前記
検知用スルーホールの両側の所定箇所間の抵抗値を測定
するようにしたので、ホトリソグラフィ工程終了後、オ
ーバーエッチングに起因する半導体装置の不具合を間接
的に検知できる。このようにして、電気的な測定によっ
て半導体装置のスルーホールと上層配線との合わせずれ
を検知するようにしているので、検査を簡単化でき、し
かも短時間で行える。さらに、多層配線の高密度化にお
ける合わせ余裕の評価に利用できる。

【図面の簡単な説明】

【図１】本発明の実施例に用いる検知パターンの概略の
平面図である。

【図２】従来の検知パターンの一例を示す図である。

【図３】従来の合わせ余裕の異なる２つの配線構成例を
示す図である。

【図４】図１の検知パターンの部分平面図である。

【図５】図４のＡ−Ｂ線断面図である。

【図６】本発明の実施例に用いる他の検知パターンの平
面図である。

【図７】本発明の実施例に用いる他の検知パターンの平
面図である。

【符号の説明】

５ 半導体基板 ２５ 層間絶縁膜 １０ 下層パターン ２０ 検知用スルーホール ３０ 上層パターン

Claims (1)

1. 【特許請求の範囲】 【請求項１】 半導体基板上に、下層配線と、スルーホ
   ールが形成された層間絶縁膜と、該スルーホールを介し
   て該下層配線に接続される上層配線とが順に積層される
   半導体装置の製造時に、前記半導体装置の空領域に併設
   される検知パターンを用い、前記スルーホールと前記上
   層配線との合わせずれを検知するスルーホール／上層配
   線の合わせずれ検知方法において、前記検知パターン
   は、前記下層配線の形成時に前記半導体基板と前記層間
   絶縁膜との間に配設され所定の配線幅で合わせずれ検知
   方向へ延びる下層パターンと、前記下層パターンを跨ぐ
   ようにその配線幅より大きく前記層間絶縁膜に開孔され
   た検知用スルーホールと、前記合わせずれ検知方向に対
   応した位置に検知すべき検知ずれ量と同量の合わせ余裕
   だけ残して前記検知用スルーホールを覆うように前記下
   層パターンに交差する上層パターンとで、構成し、この
   検知パターンを用い、前記下層パターンにおける前記検
   知用スルーホールの両側の所定箇所間の抵抗値を測定
   し、該抵抗値に基づいて前記スルーホールと前記上層配
   線との合わせずれを検知するようにしたスルーホール／
   上層配線の合わせずれ検知方法。