JPH05325596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05325596A JPH05325596A JP4115556A JP11555692A JPH05325596A JP H05325596 A JPH05325596 A JP H05325596A JP 4115556 A JP4115556 A JP 4115556A JP 11555692 A JP11555692 A JP 11555692A JP H05325596 A JPH05325596 A JP H05325596A
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000000872 buffer Substances 0.000 claims description 18
- 230000001133 acceleration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】高速ＲＡＭのソフトエラー加速試験を効果的に
行なうための手段を提供する。 【構成】試験時に、レジスタ１および２がリングオシレ
ータ４で高速に駆動され、加算回路５および６によりビ
ット，ワードアドレスとも変化するようなアドレスデー
タを生成し、レジスタ２を介してＲＡＭ３に供給する。
行なうための手段を提供する。 【構成】試験時に、レジスタ１および２がリングオシレ
ータ４で高速に駆動され、加算回路５および６によりビ
ット，ワードアドレスとも変化するようなアドレスデー
タを生成し、レジスタ２を介してＲＡＭ３に供給する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高速で動作するランダム・アクセス・メモリ（以下
ＲＡＭと記す）のテスト回路を有する半導体記憶装置に
関する。
特に高速で動作するランダム・アクセス・メモリ（以下
ＲＡＭと記す）のテスト回路を有する半導体記憶装置に
関する。
【０００２】
【従来の技術】従来の半導体記憶装置３の構成を示す図
６を参照すると、この半導体記憶装置３はアレイ状に配
置された複数のメモリセルとこれらのメモリセルを列ご
とに共通に接続するビット線対（図示せず）および行ご
とに共通に接続するワード線（図示せず）とを含むメモ
リセルアレイ６１とアドレス信号（Ａ０，Ａ１，…，Ａ
ｎ，…，Ａｍ）を入力信号とする行アドレスバッファ６
２および列アドレスバッファ６５と上記行アドレスバッ
ファ６２の出力信号をデコートし上記ワード線を駆動す
る行デコーダ６３および上記列アドレスバッファ６５の
出力信号をデコードし上記ビット線対を駆動する列デコ
ーダ６４とから成っている。
６を参照すると、この半導体記憶装置３はアレイ状に配
置された複数のメモリセルとこれらのメモリセルを列ご
とに共通に接続するビット線対（図示せず）および行ご
とに共通に接続するワード線（図示せず）とを含むメモ
リセルアレイ６１とアドレス信号（Ａ０，Ａ１，…，Ａ
ｎ，…，Ａｍ）を入力信号とする行アドレスバッファ６
２および列アドレスバッファ６５と上記行アドレスバッ
ファ６２の出力信号をデコートし上記ワード線を駆動す
る行デコーダ６３および上記列アドレスバッファ６５の
出力信号をデコードし上記ビット線対を駆動する列デコ
ーダ６４とから成っている。
【０００３】上記ＲＡＭ３のソフトエラー加速試験を実
施する際には図４に示す様に、半導体記憶装置の半導体
チップ３３上に加速線源３１をのせ、メモリテスタ（図
示せず）を用いて試験を行なうのが一般的である。
施する際には図４に示す様に、半導体記憶装置の半導体
チップ３３上に加速線源３１をのせ、メモリテスタ（図
示せず）を用いて試験を行なうのが一般的である。
【０００４】ＲＡＭ３のソフトエラー評価においてはメ
モリセルが遷移状態のとき（アドレスへのアクセスを行
なうモード）と静止状態（アドレスへのアクセスをしな
いモード）の両方を評価する必要がある。特に、ＲＡＭ
の高速化にともない、前者の遷移状態でのＲＡＭ３への
動作マージン確保が難しくなっている。遷移状態には
ビットアドレスのみ変化、ワードアドレスのみ変化、
ビット，ワードアドレスの両方とも変化、という３つ
の状態があるが、従来の回路では、たとえばビットアド
レスのみが＋１づつ変化し、ビットアドレスが最大値と
なったところでビット，ワードアドレスとも＋１され
（すなわち変化し）、再びビットアドレスが値０にもど
るというくり返しの試験を行う。具体的には、図５に示
すように、内蔵リングオシレータ５３によるストローブ
信号で動作する＋１カウンタ５１およびアドレスレジス
タ５２の出力をアドレスデータとして、実使用時並み高
速に変化するアドレスデータとする方法が用いられてい
る。この方法ではアドレスの変化の様子は、たとえばワ
ードアドレスのみ値１つづ増加→ビットアドレスが値１
増加しワードアドレスが値０にもどる→再びワードアド
レスが値１つづ増加…というくり返しとなり、ワードア
ドレス・ビットアドレスが同時に変化するモードは少な
い。
モリセルが遷移状態のとき（アドレスへのアクセスを行
なうモード）と静止状態（アドレスへのアクセスをしな
いモード）の両方を評価する必要がある。特に、ＲＡＭ
の高速化にともない、前者の遷移状態でのＲＡＭ３への
動作マージン確保が難しくなっている。遷移状態には
ビットアドレスのみ変化、ワードアドレスのみ変化、
ビット，ワードアドレスの両方とも変化、という３つ
の状態があるが、従来の回路では、たとえばビットアド
レスのみが＋１づつ変化し、ビットアドレスが最大値と
なったところでビット，ワードアドレスとも＋１され
（すなわち変化し）、再びビットアドレスが値０にもど
るというくり返しの試験を行う。具体的には、図５に示
すように、内蔵リングオシレータ５３によるストローブ
信号で動作する＋１カウンタ５１およびアドレスレジス
タ５２の出力をアドレスデータとして、実使用時並み高
速に変化するアドレスデータとする方法が用いられてい
る。この方法ではアドレスの変化の様子は、たとえばワ
ードアドレスのみ値１つづ増加→ビットアドレスが値１
増加しワードアドレスが値０にもどる→再びワードアド
レスが値１つづ増加…というくり返しとなり、ワードア
ドレス・ビットアドレスが同時に変化するモードは少な
い。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
遷移状態ではビット，ワードアドレスの両方が変化して
いるときがＲＡＭの動作マージンが最も小さく、この状
態でソフトエラー評価を行なうことが求められるが、従
来の回路では実使用並みのクロックでこのような評価を
行なうことは困難であった。
遷移状態ではビット，ワードアドレスの両方が変化して
いるときがＲＡＭの動作マージンが最も小さく、この状
態でソフトエラー評価を行なうことが求められるが、従
来の回路では実使用並みのクロックでこのような評価を
行なうことは困難であった。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれを接
続する複数のビット線対および行ごとに共通にそれぞれ
接続するワード線とを含むメモリセルアレイと、アドレ
ス信号の供給を受ける行アドレスバッファおよび列アド
レスバッファと、前記行アドレスバッファの出力信号を
デコードし前記メモリセルの前記行ごとに共通にそれぞ
れ接続する前記ワード線を駆動する行デコーダと、前記
列アドレスバッファの出力信号をデコートし前記メモリ
セルの前記列ごとに共通にそれぞれ接続する前記複数の
ビット線対を駆動する列デコーダとを備える半導体記憶
装置において、リングオシレータと、前記リングオシレ
ータの出力をストローブ信号とする前記アドレス信号と
同数のビット数を有する第１のレジスタと、前記第１の
レジスタの任意の上位ビットと前記第１のレジスタの残
りの下位ビットを加算する第１の加算器と、前記第１の
レジスタを＋１インクリメントする第２の加算器と、前
記第１の加算器の出力、前記第１のレジスタの任意の下
位ビットおよび前記アドレス信号を選択信号によりセレ
クトする第１のセレクタと、前記リングオシレータの出
力または前記半導体記憶装置の通常動作時のクロック信
号を前記選択信号によりセレクトする第２のセレクタ
と、前記第２のセレクタの出力をストローブ信号とし、
前記第１のセレクタの出力をデータ入力とする前記第１
のレジスタと同数のビット数を有する第２のレジスタと
を備え、前記半導体記憶装置のテストモード時には前記
選択信号により前記第１の加算器の出力を前記行アドレ
スバッファの入力とし前記第１のレジスタの任意の下位
ビットの出力を前記列アドレスバッファの入力とするこ
とを特徴としている。
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれを接
続する複数のビット線対および行ごとに共通にそれぞれ
接続するワード線とを含むメモリセルアレイと、アドレ
ス信号の供給を受ける行アドレスバッファおよび列アド
レスバッファと、前記行アドレスバッファの出力信号を
デコードし前記メモリセルの前記行ごとに共通にそれぞ
れ接続する前記ワード線を駆動する行デコーダと、前記
列アドレスバッファの出力信号をデコートし前記メモリ
セルの前記列ごとに共通にそれぞれ接続する前記複数の
ビット線対を駆動する列デコーダとを備える半導体記憶
装置において、リングオシレータと、前記リングオシレ
ータの出力をストローブ信号とする前記アドレス信号と
同数のビット数を有する第１のレジスタと、前記第１の
レジスタの任意の上位ビットと前記第１のレジスタの残
りの下位ビットを加算する第１の加算器と、前記第１の
レジスタを＋１インクリメントする第２の加算器と、前
記第１の加算器の出力、前記第１のレジスタの任意の下
位ビットおよび前記アドレス信号を選択信号によりセレ
クトする第１のセレクタと、前記リングオシレータの出
力または前記半導体記憶装置の通常動作時のクロック信
号を前記選択信号によりセレクトする第２のセレクタ
と、前記第２のセレクタの出力をストローブ信号とし、
前記第１のセレクタの出力をデータ入力とする前記第１
のレジスタと同数のビット数を有する第２のレジスタと
を備え、前記半導体記憶装置のテストモード時には前記
選択信号により前記第１の加算器の出力を前記行アドレ
スバッファの入力とし前記第１のレジスタの任意の下位
ビットの出力を前記列アドレスバッファの入力とするこ
とを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体記憶装置を示すブ
ロック図である。レジスタ１はＲＡＭ３のアドレスと同
じビット数を有し、その出力は線１０１，線１０２，線
１０３および線１０４から送出される。レジスタ１の出
力の一部が線１０１を介してセレクタ７に送出される。
線１０２および線１０３からは、同様に、レジスタ１の
出力が加算回路５に対して送出される。線１０４は加算
回路６に接続されており、レジスタ１の出力の全ビット
が送出される。加算回路６は線１０４から送出されたレ
ジスタ１の出力に値１を加算し、結果を線１０６から再
びレジスタ１に対して送出する。加算回路５は線１０２
および線１０３から送出されたレジスタ１の出力を加算
し、線１０５からセレクタ７に対して送出する。アドレ
ス１１１はＲＡＭ３を通常アクセスするためのアドレス
データであり、セレクタ７に接続されている。前記線１
０１と線１０５は両方合わせてＲＡＭ３に対するアドレ
スデータとなる様に構成されており、セレクタ７はアド
レス１１１ならびに線１０１および線１０５のいずれか
一方を選択してＲＡＭ３に対するアドレスデータとし、
線１０７からレジスタ２に対して送出する。
る。図１は本発明の一実施例の半導体記憶装置を示すブ
ロック図である。レジスタ１はＲＡＭ３のアドレスと同
じビット数を有し、その出力は線１０１，線１０２，線
１０３および線１０４から送出される。レジスタ１の出
力の一部が線１０１を介してセレクタ７に送出される。
線１０２および線１０３からは、同様に、レジスタ１の
出力が加算回路５に対して送出される。線１０４は加算
回路６に接続されており、レジスタ１の出力の全ビット
が送出される。加算回路６は線１０４から送出されたレ
ジスタ１の出力に値１を加算し、結果を線１０６から再
びレジスタ１に対して送出する。加算回路５は線１０２
および線１０３から送出されたレジスタ１の出力を加算
し、線１０５からセレクタ７に対して送出する。アドレ
ス１１１はＲＡＭ３を通常アクセスするためのアドレス
データであり、セレクタ７に接続されている。前記線１
０１と線１０５は両方合わせてＲＡＭ３に対するアドレ
スデータとなる様に構成されており、セレクタ７はアド
レス１１１ならびに線１０１および線１０５のいずれか
一方を選択してＲＡＭ３に対するアドレスデータとし、
線１０７からレジスタ２に対して送出する。
【０００８】レジスタ２は線１０７から送出されたアド
レスをセットし、線１０８から送出する。線１０８はＲ
ＡＭ３に接続され、ＲＡＭ３に対するアドレスデータと
なる。リングオシレータ４は高速のクロックを発生し、
線１１０からレジスタ１およびセレクタ８に対し送出す
る。レジスタ１では線１１０からのクロックにより線１
０６のデータをセットする。セレクタ８には線１１０の
ほかにクロック１１３が入力される。クロック１１３は
通常の動作時に使用するクロックである。セレクタ８は
どちらか一方を選択し、線１０９からレジスタ２に送出
する。選択信号１１２はセレクタ７およびセレクタ８に
接続されており、セレクタ７およびセレクタ８の入力を
選択する。
レスをセットし、線１０８から送出する。線１０８はＲ
ＡＭ３に接続され、ＲＡＭ３に対するアドレスデータと
なる。リングオシレータ４は高速のクロックを発生し、
線１１０からレジスタ１およびセレクタ８に対し送出す
る。レジスタ１では線１１０からのクロックにより線１
０６のデータをセットする。セレクタ８には線１１０の
ほかにクロック１１３が入力される。クロック１１３は
通常の動作時に使用するクロックである。セレクタ８は
どちらか一方を選択し、線１０９からレジスタ２に送出
する。選択信号１１２はセレクタ７およびセレクタ８に
接続されており、セレクタ７およびセレクタ８の入力を
選択する。
【０００９】さらに、本発明の一実施例の半導体記憶装
置の構成を詳細に説明する。ここでは説明を簡単にする
ためにレジスタ１およびレジスタ２は５ビット，すなわ
ちＲＡＭ３のアドレスは５ビットであるとする。また、
ＲＡＭ３のアドレス構成はビットアドレス＝２ビット，
ワードアドレス＝３ビットであるとする。図２に示す様
にレジスタ１は右側を下位ビット，左側を上位ビットと
し、下位側の２ビットが線１０１に対応し、下位側の３
ビットが線１０２に対応し、上位側の２ビットが線１０
３に対応する。レジスタ１のデータのうち下位の２ビッ
トすなわち線１０１がＲＡＭ３のビットアドレスに対応
する。加算回路５は線１０２からの３ビットで示される
値と、線１０３からの２ビットで示される値を加算し
て、結果の下位３ビットを線１０５から送出する。線１
０５から送出された３ビットのデータが、ＲＡＭ３に対
するワードアドレスに対応する。選択信号１１２は、た
とえば値０で通常動作、値１でテストモードを表わすと
する。このとき、値０では、セレクタはアドレス１１１
を選択し、セレクタ８はクロック１１３を選択する。値
１ではセレクタ７は線１０１および線１０５を選択し、
セレクタ８は線１１０すなわちリングオシレータ４のク
ロックを選択する。また、リングオシレータ４は通常の
クロックであるクロック１１３より高速のクロックを発
生する。
置の構成を詳細に説明する。ここでは説明を簡単にする
ためにレジスタ１およびレジスタ２は５ビット，すなわ
ちＲＡＭ３のアドレスは５ビットであるとする。また、
ＲＡＭ３のアドレス構成はビットアドレス＝２ビット，
ワードアドレス＝３ビットであるとする。図２に示す様
にレジスタ１は右側を下位ビット，左側を上位ビットと
し、下位側の２ビットが線１０１に対応し、下位側の３
ビットが線１０２に対応し、上位側の２ビットが線１０
３に対応する。レジスタ１のデータのうち下位の２ビッ
トすなわち線１０１がＲＡＭ３のビットアドレスに対応
する。加算回路５は線１０２からの３ビットで示される
値と、線１０３からの２ビットで示される値を加算し
て、結果の下位３ビットを線１０５から送出する。線１
０５から送出された３ビットのデータが、ＲＡＭ３に対
するワードアドレスに対応する。選択信号１１２は、た
とえば値０で通常動作、値１でテストモードを表わすと
する。このとき、値０では、セレクタはアドレス１１１
を選択し、セレクタ８はクロック１１３を選択する。値
１ではセレクタ７は線１０１および線１０５を選択し、
セレクタ８は線１１０すなわちリングオシレータ４のク
ロックを選択する。また、リングオシレータ４は通常の
クロックであるクロック１１３より高速のクロックを発
生する。
【００１０】次に、本発明の実施例の半導体記憶装置の
動作について述べる。まず、通常の動作時には選択信号
１１２が値０となって、アドレス１１１がセレクタ７を
通ってレジスタ２にセットされる。レジスタ２をセット
するクロックはクロック１１３である。すなわちＲＡＭ
３に対し、クロック１１３の同期してアドレスデータが
供給される。次に、テスト時は選択信号１１２が値１と
なって、レジスタ２に対してセレクタ７を通って線１０
１および線１０５のデータが供給される。上述したよう
に線１０１はビットアドレス（２ビット），線１０５は
ワードアドレス（３ビット）である。また、レジスタ１
およびレジスタ２は、ともにリングオシレータ４で発生
した高速のクロックによりセットされる。レジスタ１と
加算回路６で５ビットの＋１カウンタを構成するので、
リッグオシレータ４のクロックに応じてレジスタ１は３
２クロックの周期で値０，１，２，…，３０，３１をく
り返す。下位ビットは値０，１，２，３を４クロックの
周期でくり返し、この値がＲＡＭ３に対するビットアド
レスとして線１０１からセレクタ７を通ってレジスタ２
にセットされる。下位３ビットは値０，１，…，７を８
クロックの周期でくり返し、上位２ビットは値０，１，
２，３をそれぞれ８クロック間保持し、３２クロック周
期でくり返す。よって、加算回路５では値０，１，…，
７，値１，２，…，７，０値２，３，…，０，１，値
３，４，…，１，２をくり返す出力が得られる。この出
力が線１０５からセレクタ７を通ってレジスタ２にセッ
トされる。よってレジスタ２には図３に示す様なビット
アドレスとワードアドレスの組合せが得られる。アドレ
スが変化するごとにビットアドレス，ワードアドレスと
も変化する。レジスタ２に対し、送出されたアドレスデ
ータはリングオシレータ４のクロックによりセットさ
れ、ＲＡＭ３に送出される。
動作について述べる。まず、通常の動作時には選択信号
１１２が値０となって、アドレス１１１がセレクタ７を
通ってレジスタ２にセットされる。レジスタ２をセット
するクロックはクロック１１３である。すなわちＲＡＭ
３に対し、クロック１１３の同期してアドレスデータが
供給される。次に、テスト時は選択信号１１２が値１と
なって、レジスタ２に対してセレクタ７を通って線１０
１および線１０５のデータが供給される。上述したよう
に線１０１はビットアドレス（２ビット），線１０５は
ワードアドレス（３ビット）である。また、レジスタ１
およびレジスタ２は、ともにリングオシレータ４で発生
した高速のクロックによりセットされる。レジスタ１と
加算回路６で５ビットの＋１カウンタを構成するので、
リッグオシレータ４のクロックに応じてレジスタ１は３
２クロックの周期で値０，１，２，…，３０，３１をく
り返す。下位ビットは値０，１，２，３を４クロックの
周期でくり返し、この値がＲＡＭ３に対するビットアド
レスとして線１０１からセレクタ７を通ってレジスタ２
にセットされる。下位３ビットは値０，１，…，７を８
クロックの周期でくり返し、上位２ビットは値０，１，
２，３をそれぞれ８クロック間保持し、３２クロック周
期でくり返す。よって、加算回路５では値０，１，…，
７，値１，２，…，７，０値２，３，…，０，１，値
３，４，…，１，２をくり返す出力が得られる。この出
力が線１０５からセレクタ７を通ってレジスタ２にセッ
トされる。よってレジスタ２には図３に示す様なビット
アドレスとワードアドレスの組合せが得られる。アドレ
スが変化するごとにビットアドレス，ワードアドレスと
も変化する。レジスタ２に対し、送出されたアドレスデ
ータはリングオシレータ４のクロックによりセットさ
れ、ＲＡＭ３に送出される。
【００１１】次に本発明の他の実施例の半導体記憶装置
について説明すると、第１の実施例においてはＲＡＭ３
のアドレスを５ビットとし、そのうち、ビットアドレス
＝２ビット，ワードアドレス＝３ビット構成と仮定した
が、他のビット構成でも可能であることは当該者なら容
易に類推できる。たとえばアドレス全体を１０ビット構
成とし、ビットアドレスを３ビット、ワードアドレスを
７ビットとする。このときレジスタ１およびレジスタ２
はともに１０ビット構成となり、線１０１はレジスタ１
の下位の３ビット、線１０２は下位６ビット、および線
１０３は上位３ビットとなる。加算回路５は線１０２と
線１０３のデータを加算し、下位６ビットを線１０５か
ら出力する。レジスタ１は２10＝１０２４クロック周期
で値０から１０２３までをくり返す。上記他の実施例の
半導体記憶装置の動作は第１の実施例の半導体記憶装置
と同じであるので説明は省略する。
について説明すると、第１の実施例においてはＲＡＭ３
のアドレスを５ビットとし、そのうち、ビットアドレス
＝２ビット，ワードアドレス＝３ビット構成と仮定した
が、他のビット構成でも可能であることは当該者なら容
易に類推できる。たとえばアドレス全体を１０ビット構
成とし、ビットアドレスを３ビット、ワードアドレスを
７ビットとする。このときレジスタ１およびレジスタ２
はともに１０ビット構成となり、線１０１はレジスタ１
の下位の３ビット、線１０２は下位６ビット、および線
１０３は上位３ビットとなる。加算回路５は線１０２と
線１０３のデータを加算し、下位６ビットを線１０５か
ら出力する。レジスタ１は２10＝１０２４クロック周期
で値０から１０２３までをくり返す。上記他の実施例の
半導体記憶装置の動作は第１の実施例の半導体記憶装置
と同じであるので説明は省略する。
【００１２】
【発明の効果】以上説明したように本発明は、ＲＡＭの
ビットアドレスとワードアドレスが同時にしかも通常の
テスタのサイクルよりも高速に変化する回路を内蔵する
ことにより、ＲＡＭのメモリセルがつねに高速にビット
線，ワード線とも活性化される。このため、実使用に近
い条件でソフトエラー加速試験を行なうことができると
いう効果を有する。
ビットアドレスとワードアドレスが同時にしかも通常の
テスタのサイクルよりも高速に変化する回路を内蔵する
ことにより、ＲＡＭのメモリセルがつねに高速にビット
線，ワード線とも活性化される。このため、実使用に近
い条件でソフトエラー加速試験を行なうことができると
いう効果を有する。
【図１】本発明の一実施例の半導体記憶装置の一部分を
示すブロック図である。
示すブロック図である。
【図２】図１におけるレジスタ１からの出力状態を示す
図である。
図である。
【図３】図１に示す半導体記憶装置の動作を説明する図
である。
である。
【図４】半導体記憶装置のソフトエラー試験を表わす概
略図である。
略図である。
【図５】従来技術の半導体記憶装置の一部分を示すブロ
ック図である。
ック図である。
【図６】従来技術の半導体記憶装置の概略を示すブロッ
ク図である。
ク図である。
１，２，５２ レジスタ ３ ＲＡＭ ４，５３ リングオシレータ ５，６ 加算器 ７，８ セレクタ ３１ 加速線源 ３２ ケース ３３ 被測定素子 ５１ カウンタ ６１ メモリセルアレイ ６２ 行アドレスバッファ ６３ 行デコーダ ６４ 列デコーダ ６５ 列アドレスバッファ １０１，１０２，１０３，１０４，１０５，１０６，１
０７，１０７，１０９，１１０ 線 １１１ アドレス １１２ 選択信号 １１３ クロック Ａ０，Ａ１，Ａｎ，Ａ（ｎ＋１），Ａｍ アドレス信
号
０７，１０７，１０９，１１０ 線 １１１ アドレス １１２ 選択信号 １１３ クロック Ａ０，Ａ１，Ａｎ，Ａ（ｎ＋１），Ａｍ アドレス信
号
Claims (1)
- 【請求項１】 行・列両方向にアレイ状に配置された複
数のメモリセルとこれらメモリセルを列ごとに共通にそ
れぞれを接続する複数のビット線対および行ごとに共通
にそれぞれ接続するワード線とを含むメモリセルアレイ
と、アドレス信号の供給を受ける行アドレスバッファお
よび列アドレスバッファと、前記行アドレスバッファの
出力信号をデコードし前記メモリセルの前記行ごとに共
通にそれぞれ接続する前記ワード線を駆動する行デコー
ダと、前記列アドレスバッファの出力信号をデコートし
前記メモリセルの前記列ごとに共通にそれぞれ接続する
前記複数のビット線対を駆動する列デコーダとを備える
半導体記憶装置において、 リングオシレータと、前記リングオシレータの出力をス
トローブ信号とする前記アドレス信号と同数のビット数
を有する第１のレジスタと、前記第１のレジスタの任意
の上位ビットと前記第１のレジスタの残りの下位ビット
を加算する第１の加算器と、前記第１のレジスタを＋１
インクリメントする第２の加算器と、前記第１の加算器
の出力、前記第１のレジスタの任意の下位ビットおよび
前記アドレス信号を選択信号によりセレクトする第１の
セレクタと、前記リングオシレータの出力または前記半
導体記憶装置の通常動作時のクロック信号を前記選択信
号によりセレクトする第２のセレクタと、前記第２のセ
レクタの出力をストローブ信号とし、前記第１のセレク
タの出力をデータ入力とする前記第１のレジスタと同数
のビット数を有する第２のレジスタとを備え、前記半導
体記憶装置のテストモード時には前記選択信号により前
記第１の加算器の出力を前記行アドレスバッファの入力
とし前記第１のレジスタの任意の下位ビットの出力を前
記列アドレスバッファの入力とすることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115556A JP2792326B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115556A JP2792326B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05325596A true JPH05325596A (ja) | 1993-12-10 |
| JP2792326B2 JP2792326B2 (ja) | 1998-09-03 |
Family
ID=14665468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115556A Expired - Fee Related JP2792326B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792326B2 (ja) |
-
1992
- 1992-05-08 JP JP4115556A patent/JP2792326B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792326B2 (ja) | 1998-09-03 |
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