JPH05326857A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05326857A JPH05326857A JP12773292A JP12773292A JPH05326857A JP H05326857 A JPH05326857 A JP H05326857A JP 12773292 A JP12773292 A JP 12773292A JP 12773292 A JP12773292 A JP 12773292A JP H05326857 A JPH05326857 A JP H05326857A
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Abstract
(57)【要約】
【目的】ｎ型埋込層のせりあがりやバイポーラの耐圧の
低下を抑えた、コレクタ抵抗の低いＮＰＮバイポーラを
有する半導体装置を製造する方法を提供する。 【構成】 本発明は、ＭＯＳのウェル拡散の最適熱処理
条件を、ＮＰＮバイポーラトランジスタのコレクタ補償
拡散の最適熱処理条件と残りの熱処理条件の２つに分
け、まず後者の条件でＭＯＳのウェル拡散を行った後、
前者の条件でコレクタ補償拡散を行うことにより、ＭＯ
Ｓのウェル拡散とＮＰＮバイポーラのコレクタ補償拡散
を共に最適条件で行うこと、また、コレクタ補償拡散を
行った後に素子分離の選択酸化を行うことにより、コレ
クタアクティブ領域の位置に依らずにコレクタ補償領域
を設ける。
低下を抑えた、コレクタ抵抗の低いＮＰＮバイポーラを
有する半導体装置を製造する方法を提供する。 【構成】 本発明は、ＭＯＳのウェル拡散の最適熱処理
条件を、ＮＰＮバイポーラトランジスタのコレクタ補償
拡散の最適熱処理条件と残りの熱処理条件の２つに分
け、まず後者の条件でＭＯＳのウェル拡散を行った後、
前者の条件でコレクタ補償拡散を行うことにより、ＭＯ
Ｓのウェル拡散とＮＰＮバイポーラのコレクタ補償拡散
を共に最適条件で行うこと、また、コレクタ補償拡散を
行った後に素子分離の選択酸化を行うことにより、コレ
クタアクティブ領域の位置に依らずにコレクタ補償領域
を設ける。
Description
【０００１】
【産業上の利用分野】本発明はＢｉＣＭＯＳ集積回路の
製造工程において、ＭＯＳトランジスタを形成するウェ
ルとＮＰＮバイポーラトランジスタのコレクタ補償拡散
領域を形成する方法に関するものである。
製造工程において、ＭＯＳトランジスタを形成するウェ
ルとＮＰＮバイポーラトランジスタのコレクタ補償拡散
領域を形成する方法に関するものである。
【０００２】
【従来の技術】従来、ＢｉＣＭＯＳ集積回路の製造工程
において、ＭＯＳトランジスタを形成するｎウェルとｐ
ウェルをイオン注入で添加した不純物を高温長時間の熱
処理で深く拡散させて形成した後、素子分離のための選
択酸化を行い、次いでＮＰＮバイポーラトランジスタの
コレクタ補償拡散領域をイオン注入と熱処理で形成して
いた。
において、ＭＯＳトランジスタを形成するｎウェルとｐ
ウェルをイオン注入で添加した不純物を高温長時間の熱
処理で深く拡散させて形成した後、素子分離のための選
択酸化を行い、次いでＮＰＮバイポーラトランジスタの
コレクタ補償拡散領域をイオン注入と熱処理で形成して
いた。
【０００３】図４（ａ）〜図６（ｃ）は従来のウェルと
コレクタ補償拡散領域の形成工程を示した断面図であ
る。図４〜図６により従来の製造方法を工程順に説明す
る。まず、ｐ型シリコン基板１の表面に公知の技術によ
り選択的にｎ型埋込層２を形成したのちｐ型エピタキシ
ャル層３を形成し、エピタキシャル層３の表面に０．０
３μｍ程度の薄いシリコン酸化膜４を形成する（図４
（ａ））。
コレクタ補償拡散領域の形成工程を示した断面図であ
る。図４〜図６により従来の製造方法を工程順に説明す
る。まず、ｐ型シリコン基板１の表面に公知の技術によ
り選択的にｎ型埋込層２を形成したのちｐ型エピタキシ
ャル層３を形成し、エピタキシャル層３の表面に０．０
３μｍ程度の薄いシリコン酸化膜４を形成する（図４
（ａ））。
【０００４】ｐＭＯＳのｎウェル領域を確定するために
公知の写真食刻法によりレジストパタン５を形成した
後、リンをイオン注入してエピタキシャル層３内にリン
イオン注入領域６を形成する（図４（ｂ））。レジスト
パタン５を硫酸と過酸化水素水の混合液で溶解して除去
した後、ｎＭＯＳのｐウェル領域を確定するためのレジ
ストパタン７を同様に形成し、ボロンをイオン注入して
エピタキシャル層３内にボロンイオン注入領域８を形成
する（図４（ｃ））。
公知の写真食刻法によりレジストパタン５を形成した
後、リンをイオン注入してエピタキシャル層３内にリン
イオン注入領域６を形成する（図４（ｂ））。レジスト
パタン５を硫酸と過酸化水素水の混合液で溶解して除去
した後、ｎＭＯＳのｐウェル領域を確定するためのレジ
ストパタン７を同様に形成し、ボロンをイオン注入して
エピタキシャル層３内にボロンイオン注入領域８を形成
する（図４（ｃ））。
【０００５】次に、レジストパタン７を硫酸と過酸化水
素水の混合液で溶解して除去した後、ＮＰＮバイポーラ
トランジスタのコレクタ領域を確定するためのレジスト
パタン９を同様に形成し、リンをイオン注入してエピタ
キシャル層３内にリンイオン注入領域１０を形成する
（図５（ａ））。レジストパタン９を硫酸と過酸化水素
水の混合液で溶解して除去した後、乾燥窒素雰囲気で１
１００℃３６０分程度の熱処理条件でウェルドライブイ
ンしてリンイオン注入領域６からｎウェル１１を、ボロ
ンイオン注入領域８からｐウェル１２を、またリンイオ
ン注入領域１０からコレクタｎウェル１３を形成する
（図５（ｂ））。
素水の混合液で溶解して除去した後、ＮＰＮバイポーラ
トランジスタのコレクタ領域を確定するためのレジスト
パタン９を同様に形成し、リンをイオン注入してエピタ
キシャル層３内にリンイオン注入領域１０を形成する
（図５（ａ））。レジストパタン９を硫酸と過酸化水素
水の混合液で溶解して除去した後、乾燥窒素雰囲気で１
１００℃３６０分程度の熱処理条件でウェルドライブイ
ンしてリンイオン注入領域６からｎウェル１１を、ボロ
ンイオン注入領域８からｐウェル１２を、またリンイオ
ン注入領域１０からコレクタｎウェル１３を形成する
（図５（ｂ））。
【０００６】シリコン酸化膜４を緩衝フッ酸液等でウェ
ットエッチングした後、膜厚０．０５μｍ程度のパッド
酸化膜１７と膜厚０．１５μｍ程度のシリコン窒化膜
（図２に開示せず）を形成した後、公知の技術により選
択酸化膜１８を形成する（図５（ｃ））。選択酸化のマ
スクとして使用したシリコン窒化膜（図に開示せず）を
熱リン酸等でエッチングした後、ＮＰＮバイポーラトラ
ンジスタのコレクタアクティブを開口するレジストパタ
ン２５を形成し、リンをイオン注入してコレクタアクテ
ィブ内にリンイオン注入領域２６を形成する（図６
（ａ））。
ットエッチングした後、膜厚０．０５μｍ程度のパッド
酸化膜１７と膜厚０．１５μｍ程度のシリコン窒化膜
（図２に開示せず）を形成した後、公知の技術により選
択酸化膜１８を形成する（図５（ｃ））。選択酸化のマ
スクとして使用したシリコン窒化膜（図に開示せず）を
熱リン酸等でエッチングした後、ＮＰＮバイポーラトラ
ンジスタのコレクタアクティブを開口するレジストパタ
ン２５を形成し、リンをイオン注入してコレクタアクテ
ィブ内にリンイオン注入領域２６を形成する（図６
（ａ））。
【０００７】レジストパタン２５を硫酸と過酸化水素水
の混合液で溶解して除去した後、乾燥窒素雰囲気で１１
００℃９０分程度の熱処理条件でドライブインしてコレ
クタ補償拡散領域２７を形成する（図６（ｂ））。その
後、パッド酸化膜１７を緩衝フッ酸液等でウェットエッ
チングし、公知の技術によりゲート酸化膜１９とポリシ
リコンゲート２０を形成した後、ＮＰＮバイポーラトラ
ンジスタのベースアクティブ内にベース領域２１とエミ
ッタ領域２２を形成し、さらに、ｎＭＯＳのソース／ド
レイン領域２３とｐＭＯＳのソース／ドレイン領域２４
を形成してＢｉＣＭＯＳ集積回路が製造される（図６
（ｃ））。
の混合液で溶解して除去した後、乾燥窒素雰囲気で１１
００℃９０分程度の熱処理条件でドライブインしてコレ
クタ補償拡散領域２７を形成する（図６（ｂ））。その
後、パッド酸化膜１７を緩衝フッ酸液等でウェットエッ
チングし、公知の技術によりゲート酸化膜１９とポリシ
リコンゲート２０を形成した後、ＮＰＮバイポーラトラ
ンジスタのベースアクティブ内にベース領域２１とエミ
ッタ領域２２を形成し、さらに、ｎＭＯＳのソース／ド
レイン領域２３とｐＭＯＳのソース／ドレイン領域２４
を形成してＢｉＣＭＯＳ集積回路が製造される（図６
（ｃ））。
【０００８】
【発明の解決しようとする課題】このように、従来の方
法ではＭＯＳトランジスタの高温長時間のウェル拡散と
素子分離の選択酸化を終了してからＮＰＮバイポーラト
ランジスタのコレクタ補償拡散を行っているため、バイ
ポーラトランジスタのコレクタ・エミッタ間耐圧やコレ
クタ・ベース間耐圧を高くするためにｎ型埋込層形成後
のエピ膜厚を厚くしさらにこのエピ膜厚に対応してコレ
クタ補償を深く拡散する場合は、ｎ型埋込層やウェルに
対しては必要以上の過大な熱処理が加わり、ｎウェルと
ｐウェルとが接する境界の位置が変動したり、ｎ型埋込
層がせり上がってバイポーラトランジスタのコレクタ・
エミッタ間耐圧やコレクタ・ベース間耐圧が低下すると
いった欠点があった。
法ではＭＯＳトランジスタの高温長時間のウェル拡散と
素子分離の選択酸化を終了してからＮＰＮバイポーラト
ランジスタのコレクタ補償拡散を行っているため、バイ
ポーラトランジスタのコレクタ・エミッタ間耐圧やコレ
クタ・ベース間耐圧を高くするためにｎ型埋込層形成後
のエピ膜厚を厚くしさらにこのエピ膜厚に対応してコレ
クタ補償を深く拡散する場合は、ｎ型埋込層やウェルに
対しては必要以上の過大な熱処理が加わり、ｎウェルと
ｐウェルとが接する境界の位置が変動したり、ｎ型埋込
層がせり上がってバイポーラトランジスタのコレクタ・
エミッタ間耐圧やコレクタ・ベース間耐圧が低下すると
いった欠点があった。
【０００９】また、ｐウェルに基板と異なる電位が印加
できるようにｐウェルの下にｎ型埋込層が形成されてい
る場合は、ｎ型埋込層のせりあがりにより、ｐウェル中
に形成されたｎＭＯＳのドレイン領域とｎ型埋込層間の
耐圧が低下するという欠点があった。また、コレクタ補
償は素子分離の選択酸化膜を形成した後に、コレクタア
クティブ領域内に選択的に不純物をイオン注入し熱拡散
して形成するため、コレクタアクティブ領域に依存した
領域に設けることになる。従って、コレクタ・ベース間
耐圧が所定の値になるようにコレクタ補償拡散領域とベ
ースアクティブとの横方向間隔を長く取ると、コレクタ
アクティブがベースアクティブから遠くなりコレクタ抵
抗が高くなるという欠点があった。
できるようにｐウェルの下にｎ型埋込層が形成されてい
る場合は、ｎ型埋込層のせりあがりにより、ｐウェル中
に形成されたｎＭＯＳのドレイン領域とｎ型埋込層間の
耐圧が低下するという欠点があった。また、コレクタ補
償は素子分離の選択酸化膜を形成した後に、コレクタア
クティブ領域内に選択的に不純物をイオン注入し熱拡散
して形成するため、コレクタアクティブ領域に依存した
領域に設けることになる。従って、コレクタ・ベース間
耐圧が所定の値になるようにコレクタ補償拡散領域とベ
ースアクティブとの横方向間隔を長く取ると、コレクタ
アクティブがベースアクティブから遠くなりコレクタ抵
抗が高くなるという欠点があった。
【００１０】本発明は従来の上記問題点を解決するため
になされたもので、ｎ型埋込層のせりあがりやバイポー
ラの耐圧の低下を抑えた、コレクタ抵抗の低いＮＰＮバ
イポーラを有する半導体装置を製造する方法を提供する
ことを目的とする。
になされたもので、ｎ型埋込層のせりあがりやバイポー
ラの耐圧の低下を抑えた、コレクタ抵抗の低いＮＰＮバ
イポーラを有する半導体装置を製造する方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明は、ＭＯＳのウェ
ル拡散の最適熱処理条件を、ＮＰＮバイポーラトランジ
スタのコレクタ補償拡散の最適熱処理条件と残りの熱処
理条件の２つに分け、まず後者の条件でＭＯＳのウェル
拡散を行った後、前者の条件でコレクタ補償拡散を行う
ことにより、ＭＯＳのウェル拡散とＮＰＮバイポーラの
コレクタ補償拡散を共に最適条件で行うこと、また、コ
レクタ補償拡散を行った後に素子分離の選択酸化を行う
ことにより、コレクタアクティブ領域の位置に依らずに
コレクタ補償領域を設けることを最も主要な特徴とす
る。
ル拡散の最適熱処理条件を、ＮＰＮバイポーラトランジ
スタのコレクタ補償拡散の最適熱処理条件と残りの熱処
理条件の２つに分け、まず後者の条件でＭＯＳのウェル
拡散を行った後、前者の条件でコレクタ補償拡散を行う
ことにより、ＭＯＳのウェル拡散とＮＰＮバイポーラの
コレクタ補償拡散を共に最適条件で行うこと、また、コ
レクタ補償拡散を行った後に素子分離の選択酸化を行う
ことにより、コレクタアクティブ領域の位置に依らずに
コレクタ補償領域を設けることを最も主要な特徴とす
る。
【００１２】従来の方法では、コレクタ補償の熱処理を
考慮せずにＭＯＳのウェル拡散を行った後にコレクタ補
償の熱拡散を行っていた点と、素子分離の選択酸化後に
コレクタ補償拡散工程を行っていた点が異なる。
考慮せずにＭＯＳのウェル拡散を行った後にコレクタ補
償の熱拡散を行っていた点と、素子分離の選択酸化後に
コレクタ補償拡散工程を行っていた点が異なる。
【００１３】
【実施例】以下、本発明の実施例について図を用いて説
明する。図１（ａ）〜図３（ｃ）は本発明の実施例を工
程順に説明した断面図である。まず、従来の方法と同様
にして、ｐ型シリコン基板１の表面に選択的にｎ型埋込
層２、ｐ型エピタキシャル層３、シリコン酸化膜４を形
成した後、公知の写真食刻法とイオン注入法により選択
的にＭＯＳトランジスタのｎウェルとｐウェル、および
ＮＰＮバイポーラトランジスタのコレクタｎウェルのイ
オン注入領域６、８、１０を形成する（図１（ａ）〜図
２（ａ））。
明する。図１（ａ）〜図３（ｃ）は本発明の実施例を工
程順に説明した断面図である。まず、従来の方法と同様
にして、ｐ型シリコン基板１の表面に選択的にｎ型埋込
層２、ｐ型エピタキシャル層３、シリコン酸化膜４を形
成した後、公知の写真食刻法とイオン注入法により選択
的にＭＯＳトランジスタのｎウェルとｐウェル、および
ＮＰＮバイポーラトランジスタのコレクタｎウェルのイ
オン注入領域６、８、１０を形成する（図１（ａ）〜図
２（ａ））。
【００１４】次に、乾燥窒素雰囲気で１１００℃２７０
分程度の熱処理条件でウェルドライブインしてリンイオ
ン注入領域６からｎウェル１１を、ボロンイオン注入領
域８からｐウェル１２を、またリンイオン注入領域１０
からコレクタｎウェル１３を形成する（図２（ｂ））。
ＮＰＮバイポーラトランジスタのコレクタ領域を確定す
るためのレジストパタン１４を形成した後、リンをイオ
ン注入してコレクタｎウェル領域１３内にリンイオン注
入領域１５を形成する（図２（ｃ））。
分程度の熱処理条件でウェルドライブインしてリンイオ
ン注入領域６からｎウェル１１を、ボロンイオン注入領
域８からｐウェル１２を、またリンイオン注入領域１０
からコレクタｎウェル１３を形成する（図２（ｂ））。
ＮＰＮバイポーラトランジスタのコレクタ領域を確定す
るためのレジストパタン１４を形成した後、リンをイオ
ン注入してコレクタｎウェル領域１３内にリンイオン注
入領域１５を形成する（図２（ｃ））。
【００１５】レジストパタン１４を硫酸と過酸化水素水
の混合液で溶解して除去した後、乾燥窒素雰囲気で１１
００℃９０分程度の熱処理条件でドライブインしてリン
イオン注入領域１５からコレクタ補償拡散領域１６を形
成する。コレクタ領域内に残存していたｐ型エピタキシ
ャル層３はドライブインの間にコレクタｎウェルの拡散
が進んでコレクタｎウェルに変わる。ｎウェル１１とｐ
ウェル１２もドライブインの間にさらに拡散が進む（図
３（ａ））。
の混合液で溶解して除去した後、乾燥窒素雰囲気で１１
００℃９０分程度の熱処理条件でドライブインしてリン
イオン注入領域１５からコレクタ補償拡散領域１６を形
成する。コレクタ領域内に残存していたｐ型エピタキシ
ャル層３はドライブインの間にコレクタｎウェルの拡散
が進んでコレクタｎウェルに変わる。ｎウェル１１とｐ
ウェル１２もドライブインの間にさらに拡散が進む（図
３（ａ））。
【００１６】シリコン酸化膜４を緩衝フッ酸液等でウェ
ットエッチングした後、膜厚０．０５μｍ程度のパッド
酸化膜１７と膜厚０．１５μｍ程度のシリコン窒化膜
（図に開示せず）を形成した後、公知の技術により選択
酸化膜１８を形成する（図３（ｈ））。その後、パッド
酸化膜１７を緩衝フッ酸液等でウェットエッチングし、
公知の技術によりゲート酸化膜１９とポリシリコンゲー
ト２０を形成した後、ＮＰＮバイポーラトランジスタの
ベースアクティブ内にベース領域２１とエミッタ領域２
２を形成し、さらに、ｎＭＯＳのソース／ドレイン領域
２３とｐＭＯＳのソース／ドレイン領域２４を形成して
ＢｉＣＭＯＳ集積回路が製造される（図３（ｃ））。
ットエッチングした後、膜厚０．０５μｍ程度のパッド
酸化膜１７と膜厚０．１５μｍ程度のシリコン窒化膜
（図に開示せず）を形成した後、公知の技術により選択
酸化膜１８を形成する（図３（ｈ））。その後、パッド
酸化膜１７を緩衝フッ酸液等でウェットエッチングし、
公知の技術によりゲート酸化膜１９とポリシリコンゲー
ト２０を形成した後、ＮＰＮバイポーラトランジスタの
ベースアクティブ内にベース領域２１とエミッタ領域２
２を形成し、さらに、ｎＭＯＳのソース／ドレイン領域
２３とｐＭＯＳのソース／ドレイン領域２４を形成して
ＢｉＣＭＯＳ集積回路が製造される（図３（ｃ））。
【００１７】コレクタ補償イオン注入後のドライブイン
は、エピタキシャル層の膜厚が薄い場合やコレクタ補償
の拡散深さを浅くしたい場合は、ウェルドライブインの
温度より低い温度で行ってもよい。 このような方法で
ウェルを形成すると、ウェルはウェルイオン注入後のド
ライブインとその後のコレクタ補償の熱拡散とを合わせ
た熱処理が最適条件となるように設定できる。また、コ
レクタ補償の拡散条件はｐ型エピタキシャル層の膜厚が
厚くてこれに対応して深く拡散させる場合でも、ウェル
やｎ型埋込層に対する熱処理が過大となることを防止し
ながら、最適条件にすることができる。さらに、コレク
タ補償拡散の後に素子分離の選択酸化を行うため、コレ
クタアクティブをコレクタ補償用のイオン注入領域より
もベースアクティブに近づけて設けることができ、コレ
クタ・ベース間耐圧を低下させることなくコレクタ抵抗
を下げることができる。
は、エピタキシャル層の膜厚が薄い場合やコレクタ補償
の拡散深さを浅くしたい場合は、ウェルドライブインの
温度より低い温度で行ってもよい。 このような方法で
ウェルを形成すると、ウェルはウェルイオン注入後のド
ライブインとその後のコレクタ補償の熱拡散とを合わせ
た熱処理が最適条件となるように設定できる。また、コ
レクタ補償の拡散条件はｐ型エピタキシャル層の膜厚が
厚くてこれに対応して深く拡散させる場合でも、ウェル
やｎ型埋込層に対する熱処理が過大となることを防止し
ながら、最適条件にすることができる。さらに、コレク
タ補償拡散の後に素子分離の選択酸化を行うため、コレ
クタアクティブをコレクタ補償用のイオン注入領域より
もベースアクティブに近づけて設けることができ、コレ
クタ・ベース間耐圧を低下させることなくコレクタ抵抗
を下げることができる。
【００１８】
【発明の効果】以上説明したように、ウェルとコレクタ
補償の熱拡散がそれぞれ最適な条件で行えると共に低い
コレクタ抵抗を有するＢｉＣＭＯＳ集積回路を製造する
ことができる。
補償の熱拡散がそれぞれ最適な条件で行えると共に低い
コレクタ抵抗を有するＢｉＣＭＯＳ集積回路を製造する
ことができる。
【図１】本発明に係るＭＯＳトランジスタを形成するウ
ェルとＮＰＮバイポーラトランジスタのコレクタ補償拡
散領域を素子分離の選択酸化工程の前に形成する方法の
一実施例の工程の一部を工程順に示す断面図。
ェルとＮＰＮバイポーラトランジスタのコレクタ補償拡
散領域を素子分離の選択酸化工程の前に形成する方法の
一実施例の工程の一部を工程順に示す断面図。
【図２】本発明に係るＭＯＳトランジスタを形成するウ
ェルとＮＰＮバイポーラトランジスタのコレクタ補償拡
散領域を素子分離の選択酸化工程の前に形成する方法の
一実施例の工程の一部を工程順に示す断面図。
ェルとＮＰＮバイポーラトランジスタのコレクタ補償拡
散領域を素子分離の選択酸化工程の前に形成する方法の
一実施例の工程の一部を工程順に示す断面図。
【図３】本発明に係るＭＯＳトランジスタを形成するウ
ェルとＮＰＮバイポーラトランジスタのコレクタ補償拡
散領域を素子分離の選択酸化工程の前に形成する方法の
一実施例の工程の一部を工程順に示す断面図。
ェルとＮＰＮバイポーラトランジスタのコレクタ補償拡
散領域を素子分離の選択酸化工程の前に形成する方法の
一実施例の工程の一部を工程順に示す断面図。
【図４】コレクタ補償拡散領域を選択酸化工程後に形成
する従来の方法の工程の一部を製造工程順に示した断面
図である。
する従来の方法の工程の一部を製造工程順に示した断面
図である。
【図５】コレクタ補償拡散領域を選択酸化工程後に形成
する従来の方法の工程の一部を製造工程順に示した断面
図である。
する従来の方法の工程の一部を製造工程順に示した断面
図である。
【図６】コレクタ補償拡散領域を選択酸化工程後に形成
する従来の方法の工程の一部を製造工程順に示した断面
図である。
する従来の方法の工程の一部を製造工程順に示した断面
図である。
１ ｐ型シリコン基板 ２ ｎ型埋込層 ３ ｐ型エピタキシャル層 ４ シリコン酸化膜 ５、７、９、１４、２５ レジストパタン ６、１０、１５、２６ リンイオン注入領域 ８ ボロンイオン注入領域 １１ ｎウェル １２ ｐウェル １３ コレクタｎウェル １６、２７ コレクタ補償拡散領域 １７ パッド酸化膜 １８ 選択酸化膜 １９ ゲート酸化膜 ２０ ポリシリコンゲート ２１ ベース拡散領域 ２２ エミッタ拡散領域 ２３ ｎＭＯＳのソース／ドレイン領域 ２４ ｐＭＯＳのソース／ドレイン領域
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｃ 9170−4Ｍ ３２１ Ｅ
Claims (1)
- 【請求項１】半導体基板もしくは半導体基板の主面上に
形成したエピタキシャル層にその主面側から、第１導電
型のウェル領域を形成するための第１導電型の不純物と
第２導電形のウェル領域を形成するための第２導電型の
不純物を選択的にイオン注入したのち熱処理して不純物
を拡散させる第１のドライブイン工程と、 バイポーラトランジスタのコレクタ補償拡散領域を形成
するための第１導電型の不純物を選択的にイオン注入し
たのち熱処理して不純物を拡散させる第２のドライブイ
ン工程と、を含む半導体装置の製造方法において、前記
第１のドライブイン工程の熱処理条件を前記第２のドラ
イブイン工程の熱処理条件と合わせて、ウェル領域形成
に最適な拡散条件となるようにし、前記第２のドライブ
イン工程の熱処理条件をコレクタ補償拡散領域を形成す
るための最適条件としたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12773292A JPH05326857A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12773292A JPH05326857A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326857A true JPH05326857A (ja) | 1993-12-10 |
Family
ID=14967324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12773292A Pending JPH05326857A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319872B1 (ko) * | 1994-08-25 | 2002-11-07 | 삼성전자 주식회사 | 신뢰성이개선된바이씨모스(BiCMOS)반도체장치의제조방법 |
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1992
- 1992-05-20 JP JP12773292A patent/JPH05326857A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319872B1 (ko) * | 1994-08-25 | 2002-11-07 | 삼성전자 주식회사 | 신뢰성이개선된바이씨모스(BiCMOS)반도체장치의제조방법 |
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
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