JPH05326899A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05326899A JPH05326899A JP4157437A JP15743792A JPH05326899A JP H05326899 A JPH05326899 A JP H05326899A JP 4157437 A JP4157437 A JP 4157437A JP 15743792 A JP15743792 A JP 15743792A JP H05326899 A JPH05326899 A JP H05326899A
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- semiconductor
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Abstract
(57)【要約】
【目的】 たとえばＳＲＡＭのような半導体装置におい
て、十分な動作マージンを確保しつつ、セル面積を縮小
化することが可能な半導体装置の構造および方法を提供
すること。 【構成】 一方のＭＯＳトランジスタのチャネルを形成
するためのマスクパターンを選択的に細らせることによ
り、このマスクパターンにより形成されるチャネル幅
を、他方のＭＯＳトランジスタのチャネル幅より選択的
に細く構成した。たとえば半導体基板４６上に、線幅が
相違する少なくとも二種類の第１，第２マスク層４８
ａ，４８ｂを成膜し、線幅が太い方の第２マスク層４８
ｂをレジスト膜４９で覆い、線幅が細い方の第１マスク
層４８ａのみを等方性エッチングし、さらに線幅を細く
し、その後、第１，第２マスク層をマスクとして、各マ
スク層の下部にそれぞれ半導体層形成用段差２８ａ，３
０ａを設け、その後、半導体基板の裏面を、上記半導体
形成用段差部分まで削除し、線幅が相違する半導体層２
８，３０を上記絶縁膜層に積層して形成する。
て、十分な動作マージンを確保しつつ、セル面積を縮小
化することが可能な半導体装置の構造および方法を提供
すること。 【構成】 一方のＭＯＳトランジスタのチャネルを形成
するためのマスクパターンを選択的に細らせることによ
り、このマスクパターンにより形成されるチャネル幅
を、他方のＭＯＳトランジスタのチャネル幅より選択的
に細く構成した。たとえば半導体基板４６上に、線幅が
相違する少なくとも二種類の第１，第２マスク層４８
ａ，４８ｂを成膜し、線幅が太い方の第２マスク層４８
ｂをレジスト膜４９で覆い、線幅が細い方の第１マスク
層４８ａのみを等方性エッチングし、さらに線幅を細く
し、その後、第１，第２マスク層をマスクとして、各マ
スク層の下部にそれぞれ半導体層形成用段差２８ａ，３
０ａを設け、その後、半導体基板の裏面を、上記半導体
形成用段差部分まで削除し、線幅が相違する半導体層２
８，３０を上記絶縁膜層に積層して形成する。
Description
【０００１】
【産業上の利用分野】本発明は、一方のＭＯＳトランジ
スタのチャネル幅を、他方のＭＯＳトランジスタのチャ
ネル幅より選択的に細く構成した半導体装置およびその
製造方法に係わり、さらに詳しくは、たとえば選択用ト
ランジスタのチャネル幅のみを選択的に細く構成したＳ
ＲＡＭなどの半導体装置およびその製造方法に関する。
スタのチャネル幅を、他方のＭＯＳトランジスタのチャ
ネル幅より選択的に細く構成した半導体装置およびその
製造方法に係わり、さらに詳しくは、たとえば選択用ト
ランジスタのチャネル幅のみを選択的に細く構成したＳ
ＲＡＭなどの半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の一つとして、ＳＲＡ
Ｍが知られている。ＳＲＡＭは、図４に示すように、フ
リップフロップ回路を構成する一対の駆動用トランジス
タ２，４と、メモリセルのアクセス用の選択用トランジ
スタ６，８と、負荷トランジスタ１０，１２とを有す
る。選択用トランジスタ６，８は、ワード線１８に生じ
るゲート電圧に応じて、トランジスタをオン状態とし、
駆動用トランジスタ２，４で構成されるフリップフロッ
プ回路に記憶してある情報をビット線１４および反転ビ
ット線１６に送信するようになっている。
Ｍが知られている。ＳＲＡＭは、図４に示すように、フ
リップフロップ回路を構成する一対の駆動用トランジス
タ２，４と、メモリセルのアクセス用の選択用トランジ
スタ６，８と、負荷トランジスタ１０，１２とを有す
る。選択用トランジスタ６，８は、ワード線１８に生じ
るゲート電圧に応じて、トランジスタをオン状態とし、
駆動用トランジスタ２，４で構成されるフリップフロッ
プ回路に記憶してある情報をビット線１４および反転ビ
ット線１６に送信するようになっている。
【０００３】このようなＳＲＡＭのレイアウトパターン
の一例を図５に示す。図５に示すように、駆動トランジ
スタ２，４および選択用トランジスタ６，８は、所定パ
ターンの半導体層２８，３０の上に、ゲート電極２０，
２２，２４，２６が交差するように配置されることで同
一平面上に形成される。図４に示す負荷トランジスタ１
０，１２は、薄膜トランジスタ（ＴＦＴ）として、図５
に示すパターンの上層側に立体的に形成される。図５
中、符号３２，３４が、ＴＦＴで構成される負荷トラン
ジスタとのコンタクトである。
の一例を図５に示す。図５に示すように、駆動トランジ
スタ２，４および選択用トランジスタ６，８は、所定パ
ターンの半導体層２８，３０の上に、ゲート電極２０，
２２，２４，２６が交差するように配置されることで同
一平面上に形成される。図４に示す負荷トランジスタ１
０，１２は、薄膜トランジスタ（ＴＦＴ）として、図５
に示すパターンの上層側に立体的に形成される。図５
中、符号３２，３４が、ＴＦＴで構成される負荷トラン
ジスタとのコンタクトである。
【０００４】
【発明が解決しようとする課題】ところで、このような
ＳＲＡＭのメモリセルにおいて、十分な動作マージンを
得るためには、選択用トランジスタ６，８に対する駆動
用トランジスタ２，４の能力比を３〜４倍以上程度に大
きくする必要がある。ところが、選択用トランジスタ
６，８のチャネル幅Ｂａと駆動用トランジスタ２，４の
チャネル長Ｌｂの下限は、通常最小加工寸法で制限され
る。そのため、選択用トランジスタ６，８の能力が大き
いと、駆動用トランジスタ２，４のチャネル幅Ｂｂを広
げて、その能力を上げる必要がある。逆に、選択用トラ
ンジスタ６，８の能力を抑えるには、そのチャネル長Ｌ
ａを大きくする必要がある。すなわち、いずれの場合に
も、十分な動作マージンを得るには、セル面積を増大さ
せる必要があるという問題点を有している。
ＳＲＡＭのメモリセルにおいて、十分な動作マージンを
得るためには、選択用トランジスタ６，８に対する駆動
用トランジスタ２，４の能力比を３〜４倍以上程度に大
きくする必要がある。ところが、選択用トランジスタ
６，８のチャネル幅Ｂａと駆動用トランジスタ２，４の
チャネル長Ｌｂの下限は、通常最小加工寸法で制限され
る。そのため、選択用トランジスタ６，８の能力が大き
いと、駆動用トランジスタ２，４のチャネル幅Ｂｂを広
げて、その能力を上げる必要がある。逆に、選択用トラ
ンジスタ６，８の能力を抑えるには、そのチャネル長Ｌ
ａを大きくする必要がある。すなわち、いずれの場合に
も、十分な動作マージンを得るには、セル面積を増大さ
せる必要があるという問題点を有している。
【０００５】本発明者は、十分な動作マージンを確保し
つつ、セル面積を縮小できるＳＲＡＭについて鋭意検討
した結果、一方のＭＯＳトランジスタのチャネル幅を、
最小加工寸法以下に選択的に細く構成する方法を見い出
し、本発明を完成するに至った。
つつ、セル面積を縮小できるＳＲＡＭについて鋭意検討
した結果、一方のＭＯＳトランジスタのチャネル幅を、
最小加工寸法以下に選択的に細く構成する方法を見い出
し、本発明を完成するに至った。
【０００６】本発明は、このような実状に鑑みてなさ
れ、たとえばＳＲＡＭのような半導体装置において、十
分な動作マージンを確保しつつ、セル面積を縮小化する
ことが可能な半導体装置の構造および方法を提供するこ
とを目的とする。
れ、たとえばＳＲＡＭのような半導体装置において、十
分な動作マージンを確保しつつ、セル面積を縮小化する
ことが可能な半導体装置の構造および方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、一方のＭＯＳトランジスタ
のチャネルを形成するためのマスクパターンを選択的に
細らせることにより、このマスクパターンにより形成さ
れるチャネル幅を、他方のＭＯＳトランジスタのチャネ
ル幅より選択的に細く構成したことを特徴とする。ま
た、本発明の半導体装置の製造方法は、半導体基板上
に、線幅が相違する少なくとも二種類の第１，第２マス
ク層を成膜し、線幅が太い方の第２マスク層をレジスト
膜で覆い、線幅が細い方の第１マスク層のみを等方性エ
ッチングし、さらに線幅を細くし、その後、上記レジス
ト膜を除去し、第１，第２マスク層をマスクとして、半
導体基板の表面をエッチングし、各マスク層の下部にそ
れぞれ半導体層形成用段差を設け、その後、マスク層を
除去し、半導体基板の表面に絶縁膜層を少なくとも形成
し、半導体基板の裏面を、上記半導体形成用段差部分ま
で削除し、線幅が相違する半導体層を上記絶縁膜層に積
層して形成することを特徴とする。また、本発明の他の
観点からの半導体装置の製造方法は、半導体基板上に、
線幅が相違する少なくとも二種類の第１，第２マスク層
を成膜し、線幅が太い方の第２マスク層をレジスト膜で
覆い、線幅が細い方の第１マスク層のみをエッチング
し、さらに線幅を細くし、その後、上記レジスト膜を除
去し、第１，第２マスク層を酸化阻止マスクとして、半
導体基板の表面を選択酸化し、各マスク層の下部に、選
択酸化領域で区切られた半導体層形成用段差をそれぞれ
設け、その後、マスク層を除去し、半導体基板の表面
に、絶縁膜層を少なくとも形成し、半導体基板の裏面
を、上記半導体形成用段差部分まで削除し、線幅が相違
する半導体層を上記絶縁膜層に積層して形成することを
特徴とする。
に、本発明の半導体装置は、一方のＭＯＳトランジスタ
のチャネルを形成するためのマスクパターンを選択的に
細らせることにより、このマスクパターンにより形成さ
れるチャネル幅を、他方のＭＯＳトランジスタのチャネ
ル幅より選択的に細く構成したことを特徴とする。ま
た、本発明の半導体装置の製造方法は、半導体基板上
に、線幅が相違する少なくとも二種類の第１，第２マス
ク層を成膜し、線幅が太い方の第２マスク層をレジスト
膜で覆い、線幅が細い方の第１マスク層のみを等方性エ
ッチングし、さらに線幅を細くし、その後、上記レジス
ト膜を除去し、第１，第２マスク層をマスクとして、半
導体基板の表面をエッチングし、各マスク層の下部にそ
れぞれ半導体層形成用段差を設け、その後、マスク層を
除去し、半導体基板の表面に絶縁膜層を少なくとも形成
し、半導体基板の裏面を、上記半導体形成用段差部分ま
で削除し、線幅が相違する半導体層を上記絶縁膜層に積
層して形成することを特徴とする。また、本発明の他の
観点からの半導体装置の製造方法は、半導体基板上に、
線幅が相違する少なくとも二種類の第１，第２マスク層
を成膜し、線幅が太い方の第２マスク層をレジスト膜で
覆い、線幅が細い方の第１マスク層のみをエッチング
し、さらに線幅を細くし、その後、上記レジスト膜を除
去し、第１，第２マスク層を酸化阻止マスクとして、半
導体基板の表面を選択酸化し、各マスク層の下部に、選
択酸化領域で区切られた半導体層形成用段差をそれぞれ
設け、その後、マスク層を除去し、半導体基板の表面
に、絶縁膜層を少なくとも形成し、半導体基板の裏面
を、上記半導体形成用段差部分まで削除し、線幅が相違
する半導体層を上記絶縁膜層に積層して形成することを
特徴とする。
【０００８】
【作用】本発明の半導体装置およびその製造方法では、
一方のＭＯＳトランジスタのチャネルを形成するための
マスクパターンを、現在の露光装置による最小加工寸法
で形成した後、そのマスクパターンのみを選択的に細ら
せる。したがって、そのマスクパターンは、最小加工寸
法以下になり、そのマスクパターンにより得られる活性
領域のチャネル幅は、他のＭＯＳトランジスタのチャネ
ル幅に対して十分に細くすることができる。したがっ
て、このようにして十分に細いチャネル幅を有するＭＯ
ＳトランジスタをＳＲＡＭ用メモリセルの選択用トラン
ジスタとして用いれば、十分な動作マージンを確保しつ
つ、メモリセルのセルサイズを縮小化することができ
る。
一方のＭＯＳトランジスタのチャネルを形成するための
マスクパターンを、現在の露光装置による最小加工寸法
で形成した後、そのマスクパターンのみを選択的に細ら
せる。したがって、そのマスクパターンは、最小加工寸
法以下になり、そのマスクパターンにより得られる活性
領域のチャネル幅は、他のＭＯＳトランジスタのチャネ
ル幅に対して十分に細くすることができる。したがっ
て、このようにして十分に細いチャネル幅を有するＭＯ
ＳトランジスタをＳＲＡＭ用メモリセルの選択用トラン
ジスタとして用いれば、十分な動作マージンを確保しつ
つ、メモリセルのセルサイズを縮小化することができ
る。
【０００９】
【実施例】以下、本発明の一実施例に係る半導体装置お
よびその製造方法について、図面を参照しつつ詳細に説
明する。図１は本発明の一実施例に係る半導体装置の要
部断面斜視図、図２は同実施例の半導体装置の製造過程
を示す要部概略断面図、図３は本発明の他の実施例に係
る半導体装置の製造過程を示す要部概略断面図である。
よびその製造方法について、図面を参照しつつ詳細に説
明する。図１は本発明の一実施例に係る半導体装置の要
部断面斜視図、図２は同実施例の半導体装置の製造過程
を示す要部概略断面図、図３は本発明の他の実施例に係
る半導体装置の製造過程を示す要部概略断面図である。
【００１０】図１に示すように、本発明の一実施例に係
る半導体装置では、いわゆるＳＯＩ構造を採用してお
り、絶縁膜層４０の上に、所定のパターンの半導体層２
８，３０が積層して形成してある。絶縁膜層４０の下層
には、平坦化膜層４２が積層してあり、その下層に支持
基板４４が積層して形成してある。
る半導体装置では、いわゆるＳＯＩ構造を採用してお
り、絶縁膜層４０の上に、所定のパターンの半導体層２
８，３０が積層して形成してある。絶縁膜層４０の下層
には、平坦化膜層４２が積層してあり、その下層に支持
基板４４が積層して形成してある。
【００１１】半導体層２８，３０は、たとえば後述する
ような製造方法で形成され、単結晶シリコンなどで構成
される。絶縁膜層４０は、たとえばＣＶＤ法などで成膜
される酸化シリコン膜で構成される。平坦化膜層４２
は、たとえばＣＶＤ法で成膜されるポリシリコン膜で構
成される。支持基板４４は、たとえばシリコン基板など
で構成される。
ような製造方法で形成され、単結晶シリコンなどで構成
される。絶縁膜層４０は、たとえばＣＶＤ法などで成膜
される酸化シリコン膜で構成される。平坦化膜層４２
は、たとえばＣＶＤ法で成膜されるポリシリコン膜で構
成される。支持基板４４は、たとえばシリコン基板など
で構成される。
【００１２】なお、半導体層２８，３０のパターンは、
種々に改変することができ、たとえばＳＲＡＭのメモリ
セルを構成する場合には、図５に示すようなパターンに
形成される。各半導体層２８，３０の上層には、図示し
ないゲート絶縁膜を介してゲート電極２２，２６が、半
導体層２８，３０を交差するようなパターンで成膜され
る。ゲート電極２２，２６は、たとえばＣＶＤ法で成膜
されるポリシリコンで構成される。
種々に改変することができ、たとえばＳＲＡＭのメモリ
セルを構成する場合には、図５に示すようなパターンに
形成される。各半導体層２８，３０の上層には、図示し
ないゲート絶縁膜を介してゲート電極２２，２６が、半
導体層２８，３０を交差するようなパターンで成膜され
る。ゲート電極２２，２６は、たとえばＣＶＤ法で成膜
されるポリシリコンで構成される。
【００１３】本実施例では、ＳＲＡＭのメモリセルを構
成するために、ゲート電極２６と半導体層２８とで構成
されるトランジスタが図４，５に示す選択用トランジス
タ６となり、ゲート電極２２と半導体層３０とで構成さ
れるトランジスタが図４，５に示す駆動用トランジスタ
４となる。
成するために、ゲート電極２６と半導体層２８とで構成
されるトランジスタが図４，５に示す選択用トランジス
タ６となり、ゲート電極２２と半導体層３０とで構成さ
れるトランジスタが図４，５に示す駆動用トランジスタ
４となる。
【００１４】本実施例では、選択用トランジスタ６のチ
ャネル幅Ｂａは、後述するような方法で選択的に細らし
て、最小加工寸法であるたとえば０．４μｍより細い
０．２μｍにすることができる。その結果、必要な動作
マージンを得るための選択用トランジスタ６のゲート電
極幅、すなわちチャネル長Ｌａは、たとえば０．５μｍ
に設定し、駆動用トランジスタ４のチャネル幅Ｂｂは、
たとえば０．６μｍに縮小化することができる。なお、
駆動用トランジスタ４のチャネル長Ｌｂは、最小加工寸
法である０．４μｍである。このような設定にすること
で、駆動用トランジスタ４と選択用トランジスタ６との
能力比を３．８にすることができる。
ャネル幅Ｂａは、後述するような方法で選択的に細らし
て、最小加工寸法であるたとえば０．４μｍより細い
０．２μｍにすることができる。その結果、必要な動作
マージンを得るための選択用トランジスタ６のゲート電
極幅、すなわちチャネル長Ｌａは、たとえば０．５μｍ
に設定し、駆動用トランジスタ４のチャネル幅Ｂｂは、
たとえば０．６μｍに縮小化することができる。なお、
駆動用トランジスタ４のチャネル長Ｌｂは、最小加工寸
法である０．４μｍである。このような設定にすること
で、駆動用トランジスタ４と選択用トランジスタ６との
能力比を３．８にすることができる。
【００１５】従来の設計で同様な能力比を得るために
は、選択用トランジスタ６のチャネル幅Ｂａおよび駆動
用トランジスタ４のチャネル長Ｌｂが最小加工寸法であ
る０．４μｍに設定されることから、駆動用トランジス
タ４のチャネル幅Ｂｂを１．０μｍに設定し、選択用ト
ランジスタ６のチャネル長Ｌａを０．６μｍにそれぞれ
設定する必要があった。したがって、本実施例の構成を
採用することにより、従来と同じ能力比であることを条
件に、従来に比較してメモリセルの長辺方向のサイズを
約１μｍ程度縮小することができ、セル面積を約２０％
程度縮小することができることが確認された。
は、選択用トランジスタ６のチャネル幅Ｂａおよび駆動
用トランジスタ４のチャネル長Ｌｂが最小加工寸法であ
る０．４μｍに設定されることから、駆動用トランジス
タ４のチャネル幅Ｂｂを１．０μｍに設定し、選択用ト
ランジスタ６のチャネル長Ｌａを０．６μｍにそれぞれ
設定する必要があった。したがって、本実施例の構成を
採用することにより、従来と同じ能力比であることを条
件に、従来に比較してメモリセルの長辺方向のサイズを
約１μｍ程度縮小することができ、セル面積を約２０％
程度縮小することができることが確認された。
【００１６】次に、このような半導体装置を得るための
製造方法の一例について説明する。図２（Ａ）に示すよ
うに、まず、シリコン製半導体基板４６を準備し、その
表面に、線幅が相違する少なくとも二種類の第１，第２
マスク層４８ａ，４８ｂを成膜する。これらマスク層４
８ａ，４８ｂは、たとえばＣＶＤ法で成膜される酸化シ
リコン膜で構成され、得ようとする半導体層のパターン
に応じたマスクパターンを有する。本実施例では、選択
用トランジスタのチャネル領域に対応するパターンで第
１マスク層４８ａがパターンニングされ、駆動用トラン
ジスタのチャネル領域に対応するパターンで第２マスク
層４８ｂがパターンニングされる。
製造方法の一例について説明する。図２（Ａ）に示すよ
うに、まず、シリコン製半導体基板４６を準備し、その
表面に、線幅が相違する少なくとも二種類の第１，第２
マスク層４８ａ，４８ｂを成膜する。これらマスク層４
８ａ，４８ｂは、たとえばＣＶＤ法で成膜される酸化シ
リコン膜で構成され、得ようとする半導体層のパターン
に応じたマスクパターンを有する。本実施例では、選択
用トランジスタのチャネル領域に対応するパターンで第
１マスク層４８ａがパターンニングされ、駆動用トラン
ジスタのチャネル領域に対応するパターンで第２マスク
層４８ｂがパターンニングされる。
【００１７】次に、同図（Ｂ）に示すように、線幅が太
い方の第２マスク層４８ｂのみをレジスト膜４９で覆
い、その状態でフッ酸処理などの等方性エッチングによ
り、レジスト膜４９で覆われていない第１マスク層４８
ａのパターンのみを選択的に細らせる。この第１マスク
層４８ａのパターン幅は、最小加工寸法が０．４μｍと
すると、たとえば０．２μｍ程度に細くすることができ
る。
い方の第２マスク層４８ｂのみをレジスト膜４９で覆
い、その状態でフッ酸処理などの等方性エッチングによ
り、レジスト膜４９で覆われていない第１マスク層４８
ａのパターンのみを選択的に細らせる。この第１マスク
層４８ａのパターン幅は、最小加工寸法が０．４μｍと
すると、たとえば０．２μｍ程度に細くすることができ
る。
【００１８】次に、同図（Ｃ）に示すように、レジスト
膜４９を除去し、これらマスク層４８ａ，４８ｂをレジ
ストマスクとして、半導体基板４６の表面を約１００ｎ
ｍ程度エッチングし、半導体層形成用段差２８ａ，３０
ａを形成する。次に、同図（Ｄ）に示すように、マスク
層４８ａ，４８ｂを除去し、半導体基板４６の表面に、
たとえば酸化シリコン膜で構成される絶縁膜層４０を熱
酸化およびＣＶＤ法で成膜する。絶縁膜層の膜厚は特に
限定されないが、たとえば３００ｎｍ程度である。絶縁
膜層４０の表面には、平坦化膜層４２としてのポリシリ
コン膜が、たとえば５μｍ程度ＣＶＤ法により堆積さ
れ、３μｍ程度ポリシングして表面が平坦化される。平
坦化されたポリシリコン膜の表面には、シリコンウェー
ハなどで構成される支持基板４４が、たとえば９５０°
Ｃの熱酸化などにより張り合わされる。
膜４９を除去し、これらマスク層４８ａ，４８ｂをレジ
ストマスクとして、半導体基板４６の表面を約１００ｎ
ｍ程度エッチングし、半導体層形成用段差２８ａ，３０
ａを形成する。次に、同図（Ｄ）に示すように、マスク
層４８ａ，４８ｂを除去し、半導体基板４６の表面に、
たとえば酸化シリコン膜で構成される絶縁膜層４０を熱
酸化およびＣＶＤ法で成膜する。絶縁膜層の膜厚は特に
限定されないが、たとえば３００ｎｍ程度である。絶縁
膜層４０の表面には、平坦化膜層４２としてのポリシリ
コン膜が、たとえば５μｍ程度ＣＶＤ法により堆積さ
れ、３μｍ程度ポリシングして表面が平坦化される。平
坦化されたポリシリコン膜の表面には、シリコンウェー
ハなどで構成される支持基板４４が、たとえば９５０°
Ｃの熱酸化などにより張り合わされる。
【００１９】次に、半導体基板４６を裏面側から矢印Ａ
方向に、絶縁膜層４０をストッパとして用いて研削およ
び研磨し、半導体層形成用段差２８ａ，３０ａに相当す
る半導体薄膜層を得る。そして、半導体層形成用段差２
８ａが、図１に示す半導体層２８となり、半導体層形成
用段差３０ａが、図１に示す半導体層３０となる。この
ような方法により、最小加工寸法よりも細い半導体層２
８を得ることができる。したがって、この半導体層２８
上に、ゲート絶縁膜、ゲート電極２６を形成して選択用
トランジスタ６を形成すればよい。ＳＲＡＭを形成する
には、図１に示すゲート電極２６，２２の上に、層間絶
縁膜を介してＴＦＴ負荷トランジスタおよびビット線な
どが形成される。
方向に、絶縁膜層４０をストッパとして用いて研削およ
び研磨し、半導体層形成用段差２８ａ，３０ａに相当す
る半導体薄膜層を得る。そして、半導体層形成用段差２
８ａが、図１に示す半導体層２８となり、半導体層形成
用段差３０ａが、図１に示す半導体層３０となる。この
ような方法により、最小加工寸法よりも細い半導体層２
８を得ることができる。したがって、この半導体層２８
上に、ゲート絶縁膜、ゲート電極２６を形成して選択用
トランジスタ６を形成すればよい。ＳＲＡＭを形成する
には、図１に示すゲート電極２６，２２の上に、層間絶
縁膜を介してＴＦＴ負荷トランジスタおよびビット線な
どが形成される。
【００２０】以上の工程により製造されたＳＲＡＭのメ
モリセルは、駆動用トランジスタのチャネル幅を最小加
工寸法より細く形成することができ、その能力が従来の
選択用トランジスタに比較して低い。一方駆動用トラン
ジスタでは、従来と同様なパターンニングにより、従来
と同様なチャネル幅を有している。したがって、駆動用
トランジスタと選択用トランジスタの能力比を容易に確
保することができ、小さなメモリセルで十分な動作マー
ジンを得ることができる。
モリセルは、駆動用トランジスタのチャネル幅を最小加
工寸法より細く形成することができ、その能力が従来の
選択用トランジスタに比較して低い。一方駆動用トラン
ジスタでは、従来と同様なパターンニングにより、従来
と同様なチャネル幅を有している。したがって、駆動用
トランジスタと選択用トランジスタの能力比を容易に確
保することができ、小さなメモリセルで十分な動作マー
ジンを得ることができる。
【００２１】次に、本発明の他の実施例に係る半導体装
置の製造方法を図３に基づき説明する。同図（Ａ）に示
すように、図２に示す半導体基板４６と同様な半導体基
板４６を準備し、その表面に、熱酸化膜５０を約３０ｎ
ｍ程度成長させる。次に、その表面に、線幅が相違する
少なくとも二種類の第１，第２マスク層５２ａ，５２ｂ
を成膜する。これらマスク層５２ａ，５ｂは、酸化素子
膜としての機能を有し、たとえば窒化シリコン膜で構成
され、得ようとする半導体層のパターンに応じたマスク
パターンを有する。本実施例では、選択用トランジスタ
のチャネル領域に対応するパターンで第１マスク層５２
ａがパターンニングされ、駆動用トランジスタのチャネ
ル領域に対応するパターンで第２マスク層５２ｂがパタ
ーンニングされる。
置の製造方法を図３に基づき説明する。同図（Ａ）に示
すように、図２に示す半導体基板４６と同様な半導体基
板４６を準備し、その表面に、熱酸化膜５０を約３０ｎ
ｍ程度成長させる。次に、その表面に、線幅が相違する
少なくとも二種類の第１，第２マスク層５２ａ，５２ｂ
を成膜する。これらマスク層５２ａ，５ｂは、酸化素子
膜としての機能を有し、たとえば窒化シリコン膜で構成
され、得ようとする半導体層のパターンに応じたマスク
パターンを有する。本実施例では、選択用トランジスタ
のチャネル領域に対応するパターンで第１マスク層５２
ａがパターンニングされ、駆動用トランジスタのチャネ
ル領域に対応するパターンで第２マスク層５２ｂがパタ
ーンニングされる。
【００２２】次に、同図（ｂ）に示すように、線幅が太
い方の第２マスク層５２ｂのみをレジスト膜４９で覆
い、その状態でＣＨＦ3 混合ガス中でプラズマ処理する
ことなどで、レジスト膜４９で覆われていない第１マス
ク層５２ａのパターンのみを選択的に細らせる。この第
１マスク層５２ａのパターン幅は、最小加工寸法が０．
４μｍとすると、たとえば０．２μｍ程度に細くするこ
とができる。
い方の第２マスク層５２ｂのみをレジスト膜４９で覆
い、その状態でＣＨＦ3 混合ガス中でプラズマ処理する
ことなどで、レジスト膜４９で覆われていない第１マス
ク層５２ａのパターンのみを選択的に細らせる。この第
１マスク層５２ａのパターン幅は、最小加工寸法が０．
４μｍとすると、たとえば０．２μｍ程度に細くするこ
とができる。
【００２３】次に、同図（Ｃ）に示すように、レジスト
膜４９を除去し、これらマスク層５２ａ，５２ｂを酸化
阻止マスクとして、半導体基板４６の表面に、約２００
ｎｍ程度の膜厚の選択酸化領域５４を形成し、これら領
域間に、半導体層形成用段差２８ｂ，３０ｂを形成す
る。次に、同図（Ｄ）に示すように、マスク層５２ａ，
５２ｂを除去し、半導体基板４６の表面に、たとえば酸
化シリコン膜で構成される絶縁膜層４０を熱酸化および
ＣＶＤ法で成膜する。絶縁膜層の膜厚は特に限定されな
いが、たとえば３００ｎｍ程度である。絶縁膜層４０の
表面には、平坦化膜層４２としてのポリシリコン膜が、
たとえば５μｍ程度ＣＶＤ法により堆積され、３μｍ程
度ポリシングして表面が平坦化される。平坦化されたポ
リシリコン膜の表面には、シリコンウェーハなどで構成
される支持基板４４が、たとえば９５０°Ｃの熱酸化な
どにより張り合わされる。
膜４９を除去し、これらマスク層５２ａ，５２ｂを酸化
阻止マスクとして、半導体基板４６の表面に、約２００
ｎｍ程度の膜厚の選択酸化領域５４を形成し、これら領
域間に、半導体層形成用段差２８ｂ，３０ｂを形成す
る。次に、同図（Ｄ）に示すように、マスク層５２ａ，
５２ｂを除去し、半導体基板４６の表面に、たとえば酸
化シリコン膜で構成される絶縁膜層４０を熱酸化および
ＣＶＤ法で成膜する。絶縁膜層の膜厚は特に限定されな
いが、たとえば３００ｎｍ程度である。絶縁膜層４０の
表面には、平坦化膜層４２としてのポリシリコン膜が、
たとえば５μｍ程度ＣＶＤ法により堆積され、３μｍ程
度ポリシングして表面が平坦化される。平坦化されたポ
リシリコン膜の表面には、シリコンウェーハなどで構成
される支持基板４４が、たとえば９５０°Ｃの熱酸化な
どにより張り合わされる。
【００２４】次に、図２に示す実施例と同様にして、半
導体基板４６を裏面側から、絶縁膜層４０をストッパと
して用いて研削および研磨し、半導体層形成用段差２８
ｂ，３０ｂに相当する半導体薄膜層を得る。そして、半
導体層形成用段差２８ｂが、図１に示す半導体層２８と
なり、半導体層形成用段差３０ｂが、図１に示す半導体
層３０となる。このような方法により、最小加工寸法よ
りも細い半導体層２８を得ることができる。したがっ
て、この半導体層２８上に、ゲート絶縁膜、ゲート電極
２６を形成して選択用トランジスタ６を形成すればよ
い。ＳＲＡＭを形成するには、図１に示すゲート電極２
６，２２の上に、層間絶縁膜を介してＴＦＴ負荷トラン
ジスタおよびビット線などが形成される。
導体基板４６を裏面側から、絶縁膜層４０をストッパと
して用いて研削および研磨し、半導体層形成用段差２８
ｂ，３０ｂに相当する半導体薄膜層を得る。そして、半
導体層形成用段差２８ｂが、図１に示す半導体層２８と
なり、半導体層形成用段差３０ｂが、図１に示す半導体
層３０となる。このような方法により、最小加工寸法よ
りも細い半導体層２８を得ることができる。したがっ
て、この半導体層２８上に、ゲート絶縁膜、ゲート電極
２６を形成して選択用トランジスタ６を形成すればよ
い。ＳＲＡＭを形成するには、図１に示すゲート電極２
６，２２の上に、層間絶縁膜を介してＴＦＴ負荷トラン
ジスタおよびビット線などが形成される。
【００２５】以上の工程により製造されたＳＲＡＭのメ
モリセルも図２に示す実施例と同様な作用を有する。
モリセルも図２に示す実施例と同様な作用を有する。
【００２６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、本発明を、
狭チャネル効果を受けにくい（チャネル幅を細らしても
トランジスタのしきい値電圧が変化しにくい）ＳＯＩ基
板に対して適用した例を示したが、通常のバルクのシリ
コン製半導体基板に対して、拡散層を形成することによ
りトランジスタの活性領域を形成するタイプの半導体装
置に対しても本発明の適用は可能である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、本発明を、
狭チャネル効果を受けにくい（チャネル幅を細らしても
トランジスタのしきい値電圧が変化しにくい）ＳＯＩ基
板に対して適用した例を示したが、通常のバルクのシリ
コン製半導体基板に対して、拡散層を形成することによ
りトランジスタの活性領域を形成するタイプの半導体装
置に対しても本発明の適用は可能である。
【００２７】
【発明の効果】以上説明してきたように、本発明によれ
ば、一方のＭＯＳトランジスタのチャネルを形成するた
めのマスクパターンを、現在の露光装置による最小加工
寸法で形成した後、そのマスクパターンのみを選択的に
細らせる。したがって、そのマスクパターンは、最小加
工寸法以下になり、そのマスクパターンにより得られる
活性領域のチャネル幅は、他のＭＯＳトランジスタのチ
ャネル幅に対して十分に細くすることができる。
ば、一方のＭＯＳトランジスタのチャネルを形成するた
めのマスクパターンを、現在の露光装置による最小加工
寸法で形成した後、そのマスクパターンのみを選択的に
細らせる。したがって、そのマスクパターンは、最小加
工寸法以下になり、そのマスクパターンにより得られる
活性領域のチャネル幅は、他のＭＯＳトランジスタのチ
ャネル幅に対して十分に細くすることができる。
【００２８】したがって、このようにして十分に細いチ
ャネル幅を有するＭＯＳトランジスタをＳＲＡＭ用メモ
リセルの選択用トランジスタとして用いれば、十分な動
作マージンを確保しつつ、メモリセルのセルサイズを縮
小化することができる。セルサイズの縮小が実現できれ
ば、半導体チップ面積を縮小させて収率を上げ、製造コ
ストを引き下げることが可能である。
ャネル幅を有するＭＯＳトランジスタをＳＲＡＭ用メモ
リセルの選択用トランジスタとして用いれば、十分な動
作マージンを確保しつつ、メモリセルのセルサイズを縮
小化することができる。セルサイズの縮小が実現できれ
ば、半導体チップ面積を縮小させて収率を上げ、製造コ
ストを引き下げることが可能である。
【図１】本発明の一実施例に係る半導体装置の要部断面
斜視図である。
斜視図である。
【図２】同実施例の半導体装置の製造過程を示す要部概
略断面図である。
略断面図である。
【図３】本発明の他の実施例に係る半導体装置の製造過
程を示す要部概略断面図である。
程を示す要部概略断面図である。
【図４】一般的なＳＲＡＭの等価回路図である。
【図５】一般的なＳＲＡＭの回路パターンを示す概略図
である。
である。
２，４… 駆動用トランジスタ ６，８… 選択用トランジスタ １０，１２… 負荷トランジスタ １４，１６… ビット線 １８… ワード線 ２０，２２，２４，２６… ゲート電極 ２８，３０… 半導体層 ２８ａ，３０ａ… 半導体層形成用段差 ４０… 絶縁膜層 ４２… 平坦化膜層 ４４… 支持基板 ４６… 半導体基板 ４８ａ，５２ａ… 第１マスク層 ４８ｂ，５２ｂ… 第２マスク層 ４９… レジスト膜 Ｌａ，Ｌｂ… ゲート長 Ｂａ，Ｂｂ… ゲート幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (5)
- 【請求項１】 ＭＯＳトランジスタが同一平面上に複数
形成される半導体装置において、一方のＭＯＳトランジ
スタのチャネルを形成するためのマスクパターンを選択
的に細らせることにより、このマスクパターンにより形
成されるチャネル幅を、他方のＭＯＳトランジスタのチ
ャネル幅より選択的に細く構成した半導体装置。 - 【請求項２】 駆動用ＭＯＳトランジスタと選択用ＭＯ
Ｓトランジスタとが、同一平面上に所定のパターンで形
成されるＳＲＡＭ型半導体装置であって、 選択用ＭＯＳトランジスタのチャネルを形成するための
マスクパターンのみを選択的に細らせることにより、こ
のマスクパターンにより形成される選択用トランジスタ
のチャネル幅を、駆動用ＭＯＳトランジスタのチャネル
幅より選択的に細くしたＳＲＡＭ型半導体装置。 - 【請求項３】 上記ＭＯＳトランジスタのチャネル部が
形成される半導体層が、絶縁膜層の上部に所定のパター
ンで積層して形成される請求項１または２に記載のＳＯ
Ｉ構造の半導体装置。 - 【請求項４】 半導体基板上に、線幅が相違する少なく
とも二種類の第１，第２マスク層を成膜し、 線幅が太い方の第２マスク層をレジスト膜で覆い、線幅
が細い方の第１マスク層のみを等方性エッチングし、さ
らに線幅を細くし、 その後、上記レジスト膜を除去し、第１，第２マスク層
をマスクとして、半導体基板の表面をエッチングし、各
マスク層の下部にそれぞれ半導体層形成用段差を設け、 その後、マスク層を除去し、半導体基板の表面に絶縁膜
層を少なくとも形成し、半導体基板の裏面を、上記半導
体形成用段差部分まで削除し、線幅が相違する半導体層
を上記絶縁膜層に積層して形成することを特徴とする半
導体装置の製造方法。 - 【請求項５】 半導体基板上に、線幅が相違する少なく
とも二種類の第１，第２マスク層を成膜し、 線幅が太い方の第２マスク層をレジスト膜で覆い、線幅
が細い方の第１マスク層のみをエッチングし、さらに線
幅を細くし、 その後、上記レジスト膜を除去し、第１，第２マスク層
を酸化阻止マスクとして、半導体基板の表面を選択酸化
し、各マスク層の下部に、選択酸化領域で区切られた半
導体層形成用段差をそれぞれ設け、 その後、マスク層を除去し、半導体基板の表面に、絶縁
膜層を少なくとも形成し、半導体基板の裏面を、上記半
導体形成用段差部分まで削除し、線幅が相違する半導体
層を上記絶縁膜層に積層して形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157437A JPH05326899A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157437A JPH05326899A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326899A true JPH05326899A (ja) | 1993-12-10 |
Family
ID=15649634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4157437A Pending JPH05326899A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326899A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388591B1 (ko) * | 2000-06-22 | 2003-06-25 | 미쓰비시덴키 가부시키가이샤 | 미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법 |
| KR100706780B1 (ko) * | 2004-06-25 | 2007-04-11 | 주식회사 하이닉스반도체 | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 |
| US7824996B2 (en) | 2001-03-29 | 2010-11-02 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and semiconductor device |
| US8158527B2 (en) | 2001-04-20 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method using multiple resist patterns |
-
1992
- 1992-05-25 JP JP4157437A patent/JPH05326899A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388591B1 (ko) * | 2000-06-22 | 2003-06-25 | 미쓰비시덴키 가부시키가이샤 | 미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법 |
| US6589880B2 (en) | 2000-06-22 | 2003-07-08 | Mitsubishi Denki Kabushiki Kaisha | Fine pattern formation method and semiconductor device or liquid crystal device manufacturing method employing this method |
| US7824996B2 (en) | 2001-03-29 | 2010-11-02 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and semiconductor device |
| US8163611B2 (en) | 2001-03-29 | 2012-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and semiconductor device |
| US8183119B2 (en) | 2001-03-29 | 2012-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method using multiple mask patterns |
| US8158527B2 (en) | 2001-04-20 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method using multiple resist patterns |
| KR100706780B1 (ko) * | 2004-06-25 | 2007-04-11 | 주식회사 하이닉스반도체 | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 |
| US7563721B2 (en) | 2004-06-25 | 2009-07-21 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region |
| US7803710B2 (en) | 2004-06-25 | 2010-09-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region |
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