JPH08204191A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

Info

Publication number
JPH08204191A
JPH08204191A JP7026270A JP2627095A JPH08204191A JP H08204191 A JPH08204191 A JP H08204191A JP 7026270 A JP7026270 A JP 7026270A JP 2627095 A JP2627095 A JP 2627095A JP H08204191 A JPH08204191 A JP H08204191A
Authority
JP
Japan
Prior art keywords
effect transistor
field effect
layer
film
polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7026270A
Other languages
English (en)
Inventor
Mikio Mukai
幹雄 向井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP7026270A priority Critical patent/JPH08204191A/ja
Priority to KR1019960000773A priority patent/KR960030441A/ko
Publication of JPH08204191A publication Critical patent/JPH08204191A/ja
Priority to US08/960,543 priority patent/US5804848A/en
Priority to US09/030,390 priority patent/US5899710A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/798—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being provided in or under the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】 チャネル領域で誘起されるキャリア数を多く
して、電流駆動能力及び相互コンダクタンスを高める。 【構成】 Ｓｉ層２１がトランジスタの活性層になって
おり、ソース／ドレイン領域である不純物層２６ａ、２
６ｂ同士の間のチャネル領域を囲む４つの面に、ゲート
電極としての多結晶Ｓｉ膜２３ａ〜２３ｄが形成されて
いる。このため、単一ゲート構造や二重ゲート構造に比
べて、チャネル領域で誘起されるキャリア数が多い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願の発明は、ゲート電極への電
圧の印加によってチャネルの形成を制御する電界効果ト
ランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】図１５は、二重ゲート構造の電界効果ト
ランジスタの一従来例を示している。この一従来例で
は、半導体層１１のｎ- 型、ｐ- 型またはｉ型のチャネ
ル領域１２の両側にｎ型またはｐ型のソース／ドレイン
領域１３ａ、１３ｂが形成されており、ゲート絶縁層１
４ａ、１４ｂを介してチャネル領域１２の上下両面にゲ
ート電極１５ａ、１５ｂが設けられている。
【０００３】この様な電界効果トランジスタを製造する
ために、従来は、所謂ラテラル固相エピタキシャル成長
によってゲート絶縁層１４ａ上に半導体層１１をエピタ
キシャル成長させ、この半導体層１１中に不純物を選択
的に導入して、ソース／ドレイン領域１３ａ、１３ｂ等
を形成していた。
【０００４】図１５に示した一従来例の電界効果トラン
ジスタでは、両方のゲート電極１５ａ、１５ｂからチャ
ネル領域１２に電界を及ぼすことができるので、単一ゲ
ート構造に比べて、チャネル領域で誘起されるキャリア
数が多く、電流駆動能力及び相互コンダクタンスが高
い。
【０００５】また、ゲート電極１５ａ、１５ｂを互いに
独立に動作させ、例えばこれらのゲート電極１５ａ、１
５ｂの一方でチャネル領域１２にバイアスを印加するこ
とによって、チャネル領域１２に不純物を導入しなくて
も種々の特性を容易に実現することができる。
【０００６】
【発明が解決しようとする課題】しかし、電界効果トラ
ンジスタの微細化に伴って電源電圧も低下してきている
ので、図１５に示した一従来例の二重ゲート構造の電界
効果トランジスタでも、電流駆動能力及び相互コンダク
タンスが十分ではなくなってきている。また、ラテラル
固相エピタキシャル成長によってゲート絶縁層１４ａ上
に形成した半導体層１１の結晶性が不完全であるので、
キャリア移動度が高くて動作が高速な電界効果トランジ
スタを製造することが困難であった。
【０００７】
【課題を解決するための手段】請求項１の電界効果トラ
ンジスタは、チャネル領域を囲む４つの面のうちの少な
くとも３つの面にゲート電極２３、２３ａ〜２３ｄが設
けられていることを特徴としている。
【０００８】請求項２の電界効果トランジスタは、請求
項１の電界効果トランジスタにおいて、前記ゲート電極
２３、２３ａ〜２３ｄのうちで少なくとも１つの前記面
に対向するゲート電極２３、２３ａ〜２３ｄが他の前記
面に対向するゲート電極２３、２３ａ〜２３ｄから分離
されていることを特徴としている。
【０００９】請求項３の電界効果トランジスタの製造方
法は、請求項１の電界効果トランジスタを製造するに際
して、半導体基体２４の第１の主面に凸部２５を形成す
る工程と、前記凸部２５を囲む３つの面のうちの少なく
とも２つの面に前記ゲート電極２３ａ〜２３ｃを形成す
る工程と、前記半導体基体２４を第２の主面側から削除
して前記凸部２５を露出させる工程と、前記削除で露出
した前記凸部２５の面に前記ゲート電極２３ｄを形成す
る工程とを具備することを特徴としている。
【００１０】請求項４の電界効果トランジスタの製造方
法は、請求項３の電界効果トランジスタの製造方法にお
いて、前記削除の前に形成した前記ゲート電極２３ａ〜
２３ｃをマスクにした前記半導体基体２４への不純物の
導入と、前記削除の後に形成した前記ゲート電極２３ｄ
をマスクにした前記半導体基体２４への不純物の導入と
で、ソース／ドレイン領域２６ａ、２６ｂ、３２ａ、３
２ｂを形成する工程を具備することを特徴としている。
【００１１】請求項５の電界効果トランジスタの製造方
法は、請求項１の電界効果トランジスタを製造するに際
して、半導体基体２４に第１の不純物層２６ａを形成す
る工程と、前記第１の不純物層２６ａ上に柱状の半導体
層２１を形成する工程と、前記半導体層２１の頂部に第
２の不純物層２６ｂを形成して、前記第１及び第２の不
純物層２６ａ、２６ｂをソース／ドレイン領域にする工
程と、前記半導体層２１の周囲の４つの面のうちの少な
くとも３つの面に前記ゲート電極２３、２３ａ〜２３ｄ
を形成する工程とを具備することを特徴としている。
【００１２】請求項６の電界効果トランジスタの製造方
法は、請求項５の電界効果トランジスタの製造方法にお
いて、前記少なくとも３つの面に形成した前記ゲート電
極２３を各々の前記面同士の境界部で少なくとも２つ以
上のゲート電極２３、２３ａ〜２３ｄに分離する工程を
具備することを特徴としている。
【００１３】
【作用】請求項１の電界効果トランジスタでは、チャネ
ル領域を囲んで少なくとも３つのゲート電極２３、２３
ａ〜２３ｄが設けられているので、単一ゲート構造や二
重ゲート構造に比べて、チャネル領域で誘起されるキャ
リア数が多く、配線の自由度も多い。
【００１４】請求項２の電界効果トランジスタでは、互
いに分離されている複数のゲート電極２３、２３ａ〜２
３ｄが存在しているので、これら複数のゲート電極２
３、２３ａ〜２３ｄを互いに独立に動作させることがで
きる。
【００１５】請求項３の電界効果トランジスタの製造方
法では、半導体基体２４の第１の主面に凸部２５を形成
し、第２の主面側から半導体基体２４を削除して凸部２
５を露出させ、この凸部２５を囲む面にゲート電極２
３、２３ａ〜２３ｄを形成しているので、チャネル領域
を囲む４つの面のうちの少なくとも３つの面にゲート電
極２３、２３ａ〜２３ｄを形成しているにも拘らず、結
晶性の完全な半導体基体２４で電界効果トランジスタの
活性領域が形成される。
【００１６】請求項４の電界効果トランジスタの製造方
法では、第２の主面側から半導体基体２４を削除する前
後に形成したゲート電極２３ａ〜２３ｄをマスクにした
不純物の導入でソース／ドレイン領域２６ａ、２６ｂ、
３２ａ、３２ｂを形成しているので、ゲート電極２３ａ
〜２３ｄ同士がチャネル長方向に互いに位置ずれして
も、ゲート電極２３ａ〜２３ｄとソース／ドレイン領域
２６ａ、２６ｂ、３２ａ、３２ｂとの間にオフセットが
生じない。
【００１７】請求項５の電界効果トランジスタの製造方
法では、半導体基体２４に形成した第１の不純物層２６
ａ上に柱状の半導体層２１を形成し、この柱状の半導体
層２１を囲む面にゲート電極２３ａ〜２３ｄを形成して
いるので、チャネル領域を囲む４つの面のうちの少なく
とも３つの面にゲート電極２３ａ〜２３ｄを形成してい
るにも拘らず、結晶性の完全な半導体層２１で電界効果
トランジスタの活性領域が形成される。
【００１８】請求項６の電界効果トランジスタの製造方
法では、柱状の半導体層２１を囲む面に形成したゲート
電極２３を面同士の境界部で少なくとも２つ以上のゲー
ト電極２３、２３ａ〜２３ｄに分離しているので、互い
に独立に動作する複数のゲート電極２３、２３ａ〜２３
ｄを形成することができる。
【００１９】
【実施例】以下、ＭＯＳトランジスタに適用した本願の
発明の第１及び第２実施例を、図１〜１４を参照しなが
ら説明する。図１〜７が、第１実施例及びその変形例を
示している。この第１実施例では、図１に示す様に、活
性層としてのＳｉ層２１の上面、下面及び両側面の何れ
にもゲート酸化膜としてのＳｉＯ2 膜２２が形成されて
おり、多結晶Ｓｉ膜２３ａ〜２３ｄから成る４つのゲー
ト電極がＳｉＯ2 膜２２を介してＳｉ層２１の４つの面
に夫々対向している。
【００２０】この様な第１実施例を製造するためには、
図２（ａ）に示す様に、まず、Ｓｉ基体２４の表面を選
択的にエッチングして、幅及び高さが共に０．１〜０．
２μｍ程度の凸部２５を形成する。そして、図２（ｂ）
に示す様に、膜厚が５ｎｍ程度のＳｉＯ2 膜２２ａをＳ
ｉ基体２４の表面に熱酸化等で形成した後、多結晶Ｓｉ
膜２３を全面に堆積させる。
【００２１】次に、図２（ｃ）に示す様に、凸部２５上
の多結晶Ｓｉ膜２３上に凸部２５と同じ幅のレジスト
（図示せず）を形成し、このレジストをマスクにすると
共にＳｉＯ2 膜２２ａをストッパにしたＲＩＥを多結晶
Ｓｉ膜２３に施して、凸部２５の上面及び両側面にゲー
ト電極としての多結晶Ｓｉ膜２３ａ〜２３ｃを形成す
る。
【００２２】そして、上述のレジスト及び多結晶Ｓｉ膜
２３ｃをマスクにして不純物をイオン注入して、ソース
／ドレイン領域としての不純物層２６ａ、２６ｂを凸部
２５に形成すると共に、これらの不純物層２６ａ、２６
ｂ同士の間の領域をチャネル領域にする。
【００２３】次に、図３（ａ）に示す様に、ＳｉＯ2 膜
２７等の絶縁膜をＣＶＤ法等で形成し、図３（ｂ）に示
す様に、ＳｉＯ2 膜２７の表面を平坦化した後、別のＳ
ｉ基体３１をＳｉＯ2 膜２７に貼り合わせる。そして、
図４（ａ）に示す様に、Ｓｉ基体２４、３１等の上下を
反転させ、ＳｉＯ2 膜２２ａが露出するまでＳｉ基体２
４を研磨して、Ｓｉ基体２４のうちで凸部２５のみをＳ
ｉ層２１として残す。
【００２４】次に、図４（ｂ）に示す様に、Ｓｉ層２１
の表面を熱酸化してＳｉＯ2 膜２２ｂを形成し、このＳ
ｉＯ2 膜２２ｂ上にゲート電極としての多結晶Ｓｉ膜２
３ｄを形成する。そして、更に表面保護膜（図示せず）
等を形成して、この第１実施例を完成させる。
【００２５】なお、以上の第１実施例では、図２（ｃ）
の工程で、レジスト及び多結晶Ｓｉ膜２３ｃをマスクに
して不純物をイオン注入して、ソース／ドレイン領域と
しての不純物層２６ａ、２６ｂを形成したが、図４
（ｂ）の工程で、レジスト及び多結晶Ｓｉ膜２３ｄをマ
スクにして不純物をイオン注入して、ソース／ドレイン
領域を形成してもよい。
【００２６】また、図５に示す様に、多結晶Ｓｉ膜２３
ｃ等をマスクにして不純物層２６ａ、２６ｂを形成した
後、多結晶Ｓｉ膜２３ｄ等をマスクにして再び不純物層
３２ａ、３２ｂを形成して、これらの両方をソース／ド
レイン領域にしてもよい。その場合は、図５からも明ら
かな様に、多結晶Ｓｉ膜２３ａ〜２３ｃと多結晶Ｓｉ膜
２３ｄとがチャネル長方向に互いに位置ずれしても、多
結晶Ｓｉ膜２３ａ〜２３ｄと不純物層２６ａ、２６ｂ、
３２ａ、３２ｂとの間にオフセットが生じない。
【００２７】また、以上の第１実施例では、Ｓｉ層２１
の４つの面に夫々対向している多結晶Ｓｉ膜２３ａ〜２
３ｄが互いに分離されて４つのゲート電極になっている
が、図２（ｃ）の工程でレジストを凸部２５の幅よりも
広くすることによって、図６に示す様に、Ｓｉ層２１の
３つの面に対向している多結晶Ｓｉ膜２３をそのまま残
し、この多結晶Ｓｉ膜２３と多結晶Ｓｉ膜２３ｃとで２
つのゲート電極を形成してもよい。多結晶Ｓｉ膜２３
ａ、２３ｂ、２３ｄに互いに等しい電圧を印加する場合
は、この構造の方が製造工程が簡略であるので有利であ
る。
【００２８】また、上述の第１実施例では、Ｓｉ層２１
の４つの面の何れにも多結晶Ｓｉ膜２３ａ〜２３ｄが対
向して４つのゲート電極になっているが、図２（ｃ）の
工程でレジストを用いずに多結晶Ｓｉ膜２３の全面に対
してＲＩＥを施すことによって、図７（ａ）に示す様
に、多結晶Ｓｉ膜２３ｃを形成しない様にしてもよい。
【００２９】また、図７（ａ）に示した変形例では、多
結晶Ｓｉ膜２３ｃを形成していないが、図７（ｂ）〜
（ｄ）に示す様に、多結晶Ｓｉ膜２３ａ〜２３ｄのうち
の何れを形成しない様にしてもよい。更に、図７（ｅ）
に示す様に、Ｓｉ層２１の３つの面に対向する多結晶Ｓ
ｉ膜２３を互いに分離しない様にしてもよい。
【００３０】特に図７（ｃ）〜（ｅ）の構造では、集積
度の向上に有利である。また、上述の第１実施例やその
変形例を多数個形成して並べることによって、集積回路
装置を構成することができる。
【００３１】図８〜１４が、第２実施例及びその変形例
を示している。この第２実施例では、図８に示す様に、
ソース／ドレイン領域の一方になっている不純物層２６
ａがＳｉ基体２４に形成されており、ソース／ドレイン
領域の他方になっている不純物層２６ｂが不純物層２６
ａ上のＳｉ層２１の頂部に形成されている。
【００３２】そして、Ｓｉ層２１の４つの側面の何れに
もゲート酸化膜としてのＳｉＯ2 膜２２が形成されてお
り、多結晶Ｓｉ膜２３ａ〜２３ｄから成る４つのゲート
電極がＳｉＯ2 膜２２を介してＳｉ層２１の４つの側面
のうちで不純物層２６ａと不純物層２６ｂとの間のチャ
ネル領域に夫々対向している。
【００３３】この様な第２実施例を製造するためには、
図９（ａ）に示す様に、まず、Ｓｉ基体２４の表面でレ
ジスト３３をパターニングし、このレジスト３３をマス
クにして不純物３４をイオン注入して、Ｓｉ基体２４中
に埋め込まれた不純物層２６ａを形成する。そして、図
９（ｂ）に示す様に、エッチングや研磨等によって、不
純物層２６ａの途中までＳｉ基体２４を削除する。な
お、不純物層２６ａを当初からＳｉ基体２４の表面に形
成してもよい。
【００３４】次に、図９（ｃ）に示す様に、Ｓｉ基体２
４上に成長させたエピタキシャル層を選択的にエッチン
グしたり、ＳｉＯ2 膜やレジスト等のマスク層をＳｉ基
体２４上に形成してからエピタキシャル層を選択的に成
長させたりして、不純物層２６ａ上にＳｉ層２１を形成
する。
【００３５】次に、図１０（ａ）に示す様に、膜厚が
０．１〜０．２μｍ程度のＳｉＯ2 膜２２をＳｉ層２１
及びＳｉ基体２４の表面に熱酸化で形成した後、Ｓｉ層
２１の表面以外のＳｉＯ2 膜２２を除去する。そして、
図１０（ｂ）に示す様に、全面に堆積させた多結晶Ｓｉ
膜２３をパターニングして、Ｓｉ層２１上及びＳｉ層２
１の周囲にのみ多結晶Ｓｉ膜２３を残す。
【００３６】次に、図１０（ｃ）に示す様に、多結晶Ｓ
ｉ膜２３のうちで４つの角部のみを露出させるパターン
のマスク層３５を形成し、このマスク層３５をマスクに
して多結晶Ｓｉ膜２３にＲＩＥを施して、図１１（ａ）
に示す様に、Ｓｉ層２１の４つの側面に夫々対向してい
る部分に多結晶Ｓｉ膜２３を分離する。
【００３７】次に、図１１（ｂ）に示す様に、Ｓｉ層２
１の上面のＳｉＯ2 膜２２が露出するまで多結晶Ｓｉ膜
２３に対してＲＩＥを施し、Ｓｉ層２１上にのみ開口を
有するマスク層（図示せず）を用いてＳｉ層２１に不純
物をイオン注入して、図１１（ｃ）に示す様に、Ｓｉ層
２１の頂部に不純物層２６ｂを形成する。この時、Ｓｉ
層２１上のＳｉＯ2 膜２２がチャネリングを防止してい
る。
【００３８】次に、多結晶Ｓｉ膜２３に対して更にＲＩ
Ｅを施し、図８に示した様に、多結晶Ｓｉ膜２３のうち
で不純物層２６ｂの側方に位置する部分を除去して、ゲ
ート電極としての多結晶Ｓｉ膜２３ａ〜２３ｄを形成す
る。そして、Ｓｉ層２１上のＳｉＯ2 膜２２も除去し、
更に表面保護膜（図示せず）等を形成して、この第２実
施例を完成させる。
【００３９】なお、以上の第２実施例では、Ｓｉ層２１
の４つの側面に夫々対向している多結晶Ｓｉ膜２３ａ〜
２３ｄが互いに分離されて４つのゲート電極になってい
るが、図１０（ｃ）及び図１１（ａ）の工程を省略する
ことによって、図１２に示す様に、Ｓｉ層２１の４つの
側面に対向している多結晶Ｓｉ膜２３をそのまま残し、
この多結晶Ｓｉ膜２３で単一のゲート電極を形成しても
よい。多結晶Ｓｉ膜２３ａ〜２３ｄに互いに等しい電圧
を印加する場合は、この構造の方が製造工程が簡略であ
るので有利である。
【００４０】また、上述の第２実施例では、Ｓｉ層２１
の４つの側面の何れにも多結晶Ｓｉ膜２３ａ〜２３ｄが
対向して４つのゲート電極になっているが、マスク層３
５のパターンを変更することによって、図１３に示す様
に、多結晶Ｓｉ膜２３ｃを形成しない様にしてもよい。
【００４１】また、図１３に示した変形例では、多結晶
Ｓｉ膜２３ｃを形成していないが、多結晶Ｓｉ膜２３ａ
〜２３ｄのうちの何れを形成しない様にしてもよい。更
に、図１４に示す様に、Ｓｉ層２１の３つの側面に対向
する多結晶Ｓｉ膜２３を互いに分離しない様にしてもよ
い。
【００４２】特に図１３、１４の構造では、集積度の向
上に有利である。また、上述の第２実施例やその変形例
を多数個形成して並べることによって、集積回路装置を
構成することができる。
【００４３】
【発明の効果】請求項１の電界効果トランジスタでは、
単一ゲート構造や二重ゲート構造に比べて、チャネル領
域で誘起されるキャリア数が多いので、電流駆動能力及
び相互コンダクタンスが高い。しかも、配線の自由度も
多いので、複雑な配線の形成に有利であり、集積回路装
置の微細化、高集積化に好都合である。
【００４４】請求項２の電界効果トランジスタでは、複
数のゲート電極を互いに独立に動作させることができる
ので、チャネル領域に不純物を導入しなくても種々の特
性を容易に実現することができる。
【００４５】請求項３の電界効果トランジスタの製造方
法では、チャネル領域を囲む４つの面のうちの少なくと
も３つの面にゲート電極を形成しているにも拘らず、結
晶性の完全な半導体基体で電界効果トランジスタの活性
領域が形成されるので、キャリア移動度が高くて動作が
高速な電界効果トランジスタを製造することができる。
【００４６】請求項４の電界効果トランジスタの製造方
法では、ゲート電極とソース／ドレイン領域との間にオ
フセットが生じないので、相互コンダクタンスが高い電
界効果トランジスタを製造することができる。
【００４７】請求項５の電界効果トランジスタの製造方
法では、チャネル領域を囲む４つの面のうちの少なくと
も３つの面にゲート電極を形成しているにも拘らず、結
晶性の完全な半導体層で電界効果トランジスタの活性領
域が形成されるので、キャリア移動度が高くて動作が高
速な電界効果トランジスタを製造することができる。
【００４８】請求項６の電界効果トランジスタの製造方
法では、互いに独立に動作する複数のゲート電極を形成
することができるので、チャネル領域に不純物を導入し
なくても種々の特性を容易に実現することができる電界
効果トランジスタを製造することができる。
【図面の簡単な説明】
【図１】本願の発明の第１実施例を示しており、（ａ）
は正面断面図、（ｂ）は斜視図である。
【図２】第１実施例の初期の製造工程を順次に示す正面
断面図である。
【図３】第１実施例の中期の製造工程を順次に示す正面
断面図である。
【図４】第１実施例の終期の製造工程を順次に示す正面
断面図である。
【図５】第１実施例の側面断面図である。
【図６】第１実施例の変形例を示しており、（ａ）は正
面断面図、（ｂ）は斜視図である。
【図７】第１実施例の他の変形例を示す正面断面図であ
る。
【図８】本願の発明の第２実施例を示しており、（ａ）
は正面断面図、（ｂ）は平面図である。
【図９】第２実施例の初期の製造工程を順次に示す正面
断面図である。
【図１０】第２実施例の中期の製造工程を順次に示して
おり、（ａ）（ｂ）は正面断面図、（ｃ）は平面図であ
る。
【図１１】第２実施例の終期の製造工程を順次に示して
おり、（ａ）は平面図、（ｂ）（ｃ）は正面断面図であ
る。
【図１２】第１実施例の変形例の平面図である。
【図１３】第２実施例の他の変形例を示しており、
（ａ）は正面断面図、（ｂ）は平面図である。
【図１４】第１実施例の更に他の変形例を示す平面図で
ある。
【図１５】本願の発明の一従来例の側面断面図である。
【符号の説明】
２１ Ｓｉ層 ２３ 多結晶Ｓｉ膜 ２３ａ 多結晶Ｓｉ膜 ２３ｂ 多結晶Ｓｉ膜 ２３ｃ 多結晶Ｓｉ膜 ２３ｄ 多結晶Ｓｉ膜 ２４ Ｓｉ基体 ２５ 凸部 ２６ａ 不純物層 ２６ｂ 不純物層 ３２ａ 不純物層 ３２ｂ 不純物層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 ３０１ Ｐ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 チャネル領域を囲む４つの面のうちの少
    なくとも３つの面にゲート電極が設けられていることを
    特徴とする電界効果トランジスタ。
  2. 【請求項２】 前記ゲート電極のうちで少なくとも１つ
    の前記面に対向するゲート電極が他の前記面に対向する
    ゲート電極から分離されていることを特徴とする請求項
    １記載の電界効果トランジスタ。
  3. 【請求項３】 半導体基体の第１の主面に凸部を形成す
    る工程と、 前記凸部を囲む３つの面のうちの少なくとも２つの面に
    前記ゲート電極を形成する工程と、 前記半導体基体を第２の主面側から削除して前記凸部を
    露出させる工程と、 前記削除で露出した前記凸部の面に前記ゲート電極を形
    成する工程とを具備することを特徴とする請求項１記載
    の電界効果トランジスタの製造方法。
  4. 【請求項４】 前記削除の前に形成した前記ゲート電極
    をマスクにした前記半導体基体への不純物の導入と、前
    記削除の後に形成した前記ゲート電極をマスクにした前
    記半導体基体への不純物の導入とで、ソース／ドレイン
    領域を形成する工程を具備することを特徴とする請求項
    ３記載の電界効果トランジスタの製造方法。
  5. 【請求項５】 半導体基体に第１の不純物層を形成する
    工程と、 前記第１の不純物層上に柱状の半導体層を形成する工程
    と、 前記半導体層の頂部に第２の不純物層を形成して、前記
    第１及び第２の不純物層をソース／ドレイン領域にする
    工程と、 前記半導体層の周囲の４つの面のうちの少なくとも３つ
    の面に前記ゲート電極を形成する工程とを具備すること
    を特徴とする請求項１記載の電界効果トランジスタの製
    造方法。
  6. 【請求項６】 前記少なくとも３つの面に形成した前記
    ゲート電極を各々の前記面同士の境界部で少なくとも２
    つ以上のゲート電極に分離する工程を具備することを特
    徴とする請求項５記載の電界効果トランジスタの製造方
    法。
JP7026270A 1995-01-20 1995-01-20 電界効果トランジスタ及びその製造方法 Pending JPH08204191A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7026270A JPH08204191A (ja) 1995-01-20 1995-01-20 電界効果トランジスタ及びその製造方法
KR1019960000773A KR960030441A (ko) 1995-01-20 1996-01-17 전계효과트랜지스터 및 그 제조방법
US08/960,543 US5804848A (en) 1995-01-20 1997-10-31 Field effect transistor having multiple gate electrodes surrounding the channel region
US09/030,390 US5899710A (en) 1995-01-20 1998-02-25 Method for forming field effect transistor having multiple gate electrodes surrounding the channel region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7026270A JPH08204191A (ja) 1995-01-20 1995-01-20 電界効果トランジスタ及びその製造方法

Publications (1)

Publication Number Publication Date
JPH08204191A true JPH08204191A (ja) 1996-08-09

Family

ID=12188596

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7026270A Pending JPH08204191A (ja) 1995-01-20 1995-01-20 電界効果トランジスタ及びその製造方法

Country Status (3)

Country Link
US (2) US5804848A (ja)
JP (1) JPH08204191A (ja)
KR (1) KR960030441A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642591B2 (en) 2000-07-06 2003-11-04 Agency Of Industrial Science And Technology Field-effect transistor
JP2006504267A (ja) * 2002-10-22 2006-02-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダブルおよびトリプルゲートｍｏｓｆｅｔデバイス、およびこれらのｍｏｓｆｅｔデバイスを製造する方法
JP2015053510A (ja) * 2009-09-02 2015-03-19 クアルコム，インコーポレイテッド フィンタイプデバイスシステム及び方法

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104068A (en) * 1998-09-01 2000-08-15 Micron Technology, Inc. Structure and method for improved signal processing
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6436770B1 (en) 2000-11-27 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Method to control the channel length of a vertical transistor by first forming channel using selective epi and source/drain using implantation
US6440800B1 (en) 2001-01-26 2002-08-27 Chartered Semiconductor Manufacturing Ltd. Method to form a vertical transistor by selective epitaxial growth and delta doped silicon layers
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
DE10223709B4 (de) * 2002-05-28 2009-06-10 Qimonda Ag Verfahren zum Herstellen eines Doppel-Gate-Transistors
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
US6903967B2 (en) * 2003-05-22 2005-06-07 Freescale Semiconductor, Inc. Memory with charge storage locations and adjacent gate structures
US20050003592A1 (en) * 2003-06-18 2005-01-06 Jones A. Brooke All-around MOSFET gate and methods of manufacture thereof
US6992354B2 (en) * 2003-06-25 2006-01-31 International Business Machines Corporation FinFET having suppressed parasitic device characteristics
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US6927106B2 (en) * 2003-10-29 2005-08-09 Texas Instruments Incorporated Methods for fabricating a triple-gate MOSFET transistor
US6946377B2 (en) * 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
US6831310B1 (en) 2003-11-10 2004-12-14 Freescale Semiconductor, Inc. Integrated circuit having multiple memory types and method of formation
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
JP2005294789A (ja) * 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7579280B2 (en) 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7018876B2 (en) * 2004-06-18 2006-03-28 Freescale Semiconductor, Inc. Transistor with vertical dielectric structure
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060197140A1 (en) * 2005-03-04 2006-09-07 Freescale Semiconductor, Inc. Vertical transistor NVM with body contact structure and method
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
FR2885733B1 (fr) * 2005-05-16 2008-03-07 St Microelectronics Crolles 2 Structure de transistor a trois grilles
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
JP2007073831A (ja) * 2005-09-08 2007-03-22 Toshiba Corp 半導体装置の製造方法
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US7439588B2 (en) * 2005-12-13 2008-10-21 Intel Corporation Tri-gate integration with embedded floating body memory cell using a high-K dual metal gate
US7512017B2 (en) * 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US7525160B2 (en) 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US7396711B2 (en) 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US20070148926A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Dual halo implant for improving short channel effect in three-dimensional tri-gate transistors
US7432122B2 (en) * 2006-01-06 2008-10-07 Freescale Semiconductor, Inc. Electronic device and a process for forming the electronic device
US20070235763A1 (en) * 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
KR100832017B1 (ko) * 2006-03-31 2008-05-26 주식회사 하이닉스반도체 채널면적을 증가시킨 반도체소자 및 그의 제조 방법
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US7638398B2 (en) * 2006-03-31 2009-12-29 Hynix Semiconductor Inc. Semiconductor device with increased channel area and fabrication method thereof
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US7425500B2 (en) * 2006-03-31 2008-09-16 Intel Corporation Uniform silicide metal on epitaxially grown source and drain regions of three-dimensional transistors
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7435683B2 (en) * 2006-09-15 2008-10-14 Intel Corporation Apparatus and method for selectively recessing spacers on multi-gate devices
US20080097346A1 (en) * 2006-09-19 2008-04-24 Alcon, Inc. Trocar cannula
US7700470B2 (en) 2006-09-22 2010-04-20 Intel Corporation Selective anisotropic wet etching of workfunction metal for semiconductor devices
EP2191498B1 (en) * 2007-09-12 2014-07-02 Arizona Board Of Regents For And On Behalf Of Arizona State University Horizontally depleted metal semiconductor field effect transistor
ES2489615T3 (es) * 2007-12-11 2014-09-02 Apoteknos Para La Piel, S.L. Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US20100155801A1 (en) * 2008-12-22 2010-06-24 Doyle Brian S Integrated circuit, 1T-1C embedded memory cell containing same, and method of manufacturing 1T-1C memory cell for embedded memory application
US7999298B2 (en) * 2008-12-30 2011-08-16 Intel Corporation Embedded memory cell and method of manufacturing same
US8227304B2 (en) * 2010-02-23 2012-07-24 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure and method of forming the SOI structure using a bulk semiconductor starting wafer
US20130043544A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Structure having three independent finfet transistors
US9018713B2 (en) 2012-06-25 2015-04-28 International Business Machines Corporation Plural differential pair employing FinFET structure
US9024387B2 (en) 2012-06-25 2015-05-05 International Business Machines Corporation FinFET with body contact
KR20140142887A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 그 제조방법
CN103956383B (zh) * 2014-04-28 2018-04-20 中国科学院宁波材料技术与工程研究所 一种基于多顶栅结构的晶体管
US10522687B2 (en) * 2017-02-16 2019-12-31 Qualcomm Incorporated Wrap-around gate structures and methods of forming wrap-around gate structures
CN112956030A (zh) * 2018-10-09 2021-06-11 美光科技公司 包含具有增加阈值电压的晶体管的半导体装置及其相关方法与系统
FR3089343B1 (fr) * 2018-11-29 2021-10-08 Commissariat Energie Atomique Procede de realisation d’un transistor fet
US10896971B2 (en) 2019-02-25 2021-01-19 International Business Machines Corporation Vertical transistor with body contact fabrication
CN110190111A (zh) * 2019-05-06 2019-08-30 清华大学 一种多栅三维纳米线晶体管及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2804165C2 (de) * 1978-02-01 1982-11-11 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Halbleiteranordnung mit einem für die Stromführung geeigneten Kanal und Verfahren zum Betrieb dieser Halbleiteranordnung
US4538165A (en) * 1982-03-08 1985-08-27 International Business Machines Corporation FET With heterojunction induced channel
JPS59107578A (ja) * 1982-12-11 1984-06-21 Junichi Nishizawa 半導体光電変換装置
FR2557368B1 (fr) * 1983-12-27 1986-04-11 Thomson Csf Transistor a effet de champ, de structure verticale submicronique, et son procede de realisation
US4609889A (en) * 1984-07-13 1986-09-02 Rca Corporation Microwave frequency power combiner
EP0268426A3 (en) * 1986-11-17 1989-03-15 Linear Technology Corporation High speed junction field effect transistor for use in bipolar integrated circuits
JPH0682686B2 (ja) * 1987-03-20 1994-10-19 日本ビクター株式会社 電界効果トランジスタ
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
US5497019A (en) * 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642591B2 (en) 2000-07-06 2003-11-04 Agency Of Industrial Science And Technology Field-effect transistor
JP2006504267A (ja) * 2002-10-22 2006-02-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダブルおよびトリプルゲートｍｏｓｆｅｔデバイス、およびこれらのｍｏｓｆｅｔデバイスを製造する方法
US8222680B2 (en) 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US8580660B2 (en) 2002-10-22 2013-11-12 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
JP2015053510A (ja) * 2009-09-02 2015-03-19 クアルコム，インコーポレイテッド フィンタイプデバイスシステム及び方法
US9698267B2 (en) 2009-09-02 2017-07-04 Qualcomm Incorporated Fin-type device system and method

Also Published As

Publication number Publication date
US5804848A (en) 1998-09-08
KR960030441A (ko) 1996-08-17
US5899710A (en) 1999-05-04

Similar Documents

Publication Publication Date Title
JPH08204191A (ja) 電界効果トランジスタ及びその製造方法
US6344381B1 (en) Method for forming pillar CMOS
JPH0355984B2 (ja)
JPH1027914A (ja) Ｓｏｉトランジスタ及びその製造方法
JP2003243667A (ja) 半導体装置、半導体装置の製造方法、半導体基板の製造方法
JP2004128508A (ja) 多重チャンネルを有するモストランジスター及びその製造方法
JPH1070281A (ja) 半導体装置およびその製造方法
JPH06177154A (ja) Ｍｏｓ ｆｅｔの製造方法と構造
JP2571004B2 (ja) 薄膜トランジスタ
JP2907133B2 (ja) 半導体装置の製造方法
JPH0974189A (ja) 半導体装置の製造方法
KR100305402B1 (ko) 반도체소자의 제조방법
JPH0513535B2 (ja)
JP3270875B2 (ja) Ｍｏｓトランジスタの製造方法
JP3397272B2 (ja) 電界効果トランジスタの製造方法
JPH0864810A (ja) 縦型ｍｏｓ ｆｅｔの製造方法
JP2910722B2 (ja) 半導体装置
JP2005167068A (ja) 半導体装置およびその製造方法
JP3778122B2 (ja) 半導体装置の製造方法
JPH0548108A (ja) 半導体装置およびその製造方法
JPS61172346A (ja) 半導体集積回路装置
JPH01214064A (ja) 絶縁ゲート電界効果トランジスタおよびその製造方法
JP2001274388A (ja) 半導体装置およびその製造方法
JP3184389B2 (ja) バイポーラ素子の埋込み層形成方法
JPH0226061A (ja) 半導体集積回路の製造方法