JPH05327368A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH05327368A JPH05327368A JP4156024A JP15602492A JPH05327368A JP H05327368 A JPH05327368 A JP H05327368A JP 4156024 A JP4156024 A JP 4156024A JP 15602492 A JP15602492 A JP 15602492A JP H05327368 A JPH05327368 A JP H05327368A
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- JP
- Japan
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- transistor
- circuit
- gate
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- Pending
Links
- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 ゲート（ベース）接地回路において、高速動
作が可能で、かつ高い増幅利得を持つ回路構成を得る。 【構成】 主トランジスタＱ1 と同一の電流を流すこと
のできるトランジスタＱ2 を設け、トランジスタＱ2 の
ドレイン側にトランジスタＱ3 、Ｑ4 からなるカレント
ミラー回路を設ける。トランジスタＱ4 のドレイン側に
負荷となるトランジスタＱ5 と定電流源ＣＳ3 を接続
し、トランジスタＱ4 と負荷との接続点をトランジスタ
Ｑ1 のゲートに接続する。
作が可能で、かつ高い増幅利得を持つ回路構成を得る。 【構成】 主トランジスタＱ1 と同一の電流を流すこと
のできるトランジスタＱ2 を設け、トランジスタＱ2 の
ドレイン側にトランジスタＱ3 、Ｑ4 からなるカレント
ミラー回路を設ける。トランジスタＱ4 のドレイン側に
負荷となるトランジスタＱ5 と定電流源ＣＳ3 を接続
し、トランジスタＱ4 と負荷との接続点をトランジスタ
Ｑ1 のゲートに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、増幅回路に関し、特に
ゲート（またはベース）接地型の増幅回路に関する。
ゲート（またはベース）接地型の増幅回路に関する。
【０００２】
【従来の技術】従来のゲート接地回路は、図３に示すよ
うに、ソースが入力端子ＶINにドレインが出力端子Ｖ
OUT に接続され、ゲートが定電圧電源ＶB に接続される
トランジスタＱ1 を有し、そのソースはバイアス電流供
給用定電流源ＣＳ1 に、また、ドレインは負荷用定電流
源ＣＳ2 に接続される。
うに、ソースが入力端子ＶINにドレインが出力端子Ｖ
OUT に接続され、ゲートが定電圧電源ＶB に接続される
トランジスタＱ1 を有し、そのソースはバイアス電流供
給用定電流源ＣＳ1 に、また、ドレインは負荷用定電流
源ＣＳ2 に接続される。
【０００３】この回路は、比較的低い入力インピーダン
スを持ち、かつ高い出力インピーダンスを有する。この
特徴を生かすため、ゲート接地回路は単独で用いられる
ことは少なく、このゲート接地回路の前段にソース接地
回路を配し、広帯域回路として知られるカスコード回路
として利用されることが多い。
スを持ち、かつ高い出力インピーダンスを有する。この
特徴を生かすため、ゲート接地回路は単独で用いられる
ことは少なく、このゲート接地回路の前段にソース接地
回路を配し、広帯域回路として知られるカスコード回路
として利用されることが多い。
【０００４】
【発明が解決しようとする課題】上述した従来のゲート
接地回路は、入力部でかなり大きな時定数を持つため非
常に高速の用途では、帯域が制限される。また、時定数
を下げるためバイアス電流を増やすと電圧増幅率が減少
するという欠点がある。以上の説明はＭＯＳ型トランジ
スタに関するものであったが、バイポーラ型回路につい
ても同様のことがいえる。
接地回路は、入力部でかなり大きな時定数を持つため非
常に高速の用途では、帯域が制限される。また、時定数
を下げるためバイアス電流を増やすと電圧増幅率が減少
するという欠点がある。以上の説明はＭＯＳ型トランジ
スタに関するものであったが、バイポーラ型回路につい
ても同様のことがいえる。
【０００５】よって、本発明の目的とするところは、バ
イアス電流を増加させることなく時定数を下げ、もって
高速動作が可能な高電圧増幅率のゲート（またはベー
ス）接地回路を提供することである。
イアス電流を増加させることなく時定数を下げ、もって
高速動作が可能な高電圧増幅率のゲート（またはベー
ス）接地回路を提供することである。
【０００６】
【課題を解決するための手段】本発明の増幅回路は、ソ
ースまたはエミッタが入力端子に、ドレインまたはコレ
クタが出力端子に接続された第１のトランジスタ（Ｑ
1 ；Ｔ1 ）と、前記第１のトランジスタに、ソースまた
はエミッタおよびゲートまたはベースを共通に接続さ
れ、前記第１のトランジスタに流れる電流に比例した電
流を流すことのできる第２のトランジスタ（Ｑ2 ；Ｔ
2 ）と、前記第２のトランジスタに流れる電流に比例し
た電流を流すことのできる第３のトランジスタ（Ｑ4 ；
Ｔ3 ）と、電源と前記第３のトランジスタのドレインま
たはコレクタとの間に接続された負荷（Ｑ5 、ＣＳ3 ；
Ｒ2 ）と、を備えるものであって、前記第３のトランジ
スタのドレインまたはコレクタと前記負荷との接続点
は、前記第１のトランジスタのゲートまたはベースに接
続されていることを特徴としている。
ースまたはエミッタが入力端子に、ドレインまたはコレ
クタが出力端子に接続された第１のトランジスタ（Ｑ
1 ；Ｔ1 ）と、前記第１のトランジスタに、ソースまた
はエミッタおよびゲートまたはベースを共通に接続さ
れ、前記第１のトランジスタに流れる電流に比例した電
流を流すことのできる第２のトランジスタ（Ｑ2 ；Ｔ
2 ）と、前記第２のトランジスタに流れる電流に比例し
た電流を流すことのできる第３のトランジスタ（Ｑ4 ；
Ｔ3 ）と、電源と前記第３のトランジスタのドレインま
たはコレクタとの間に接続された負荷（Ｑ5 、ＣＳ3 ；
Ｒ2 ）と、を備えるものであって、前記第３のトランジ
スタのドレインまたはコレクタと前記負荷との接続点
は、前記第１のトランジスタのゲートまたはベースに接
続されていることを特徴としている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図に示されるように、主トランジスタＱ1
のソースはバイアス用定電流源ＣＳ1 を介して電源ＶSS
に接続され、ドレインは負荷用定電流源ＣＳ2 を介して
接地されている。またトランジスタＱ1 のソース、ドレ
インはそれぞれ、入力端子ＶIN、出力端子ＶOUT に接続
されている。
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図に示されるように、主トランジスタＱ1
のソースはバイアス用定電流源ＣＳ1 を介して電源ＶSS
に接続され、ドレインは負荷用定電流源ＣＳ2 を介して
接地されている。またトランジスタＱ1 のソース、ドレ
インはそれぞれ、入力端子ＶIN、出力端子ＶOUT に接続
されている。
【０００８】トランジスタＱ1 には、これと近接して形
成された電流検出用のトランジスタＱ2 がソースおよび
ゲートを共通にして接続されている。トランジスタＱ2
のドレインにはカレントミラー回路の一方のトランジス
タＱ3 のドレインとゲートが接続されている。カレント
ミラー回路の他方のトランジスタＱ4 のドレインは、負
荷となるトランジスタＱ5 と定電流源ＣＳ3 を介して電
源ＶSSに接続され、トランジスタＱ4 のソースはトラン
ジスタＱ3 のソースとともに接地されている。ここで、
定電流源ＣＳ3 はカレントミラー回路の負荷を増加させ
るために用いられている。
成された電流検出用のトランジスタＱ2 がソースおよび
ゲートを共通にして接続されている。トランジスタＱ2
のドレインにはカレントミラー回路の一方のトランジス
タＱ3 のドレインとゲートが接続されている。カレント
ミラー回路の他方のトランジスタＱ4 のドレインは、負
荷となるトランジスタＱ5 と定電流源ＣＳ3 を介して電
源ＶSSに接続され、トランジスタＱ4 のソースはトラン
ジスタＱ3 のソースとともに接地されている。ここで、
定電流源ＣＳ3 はカレントミラー回路の負荷を増加させ
るために用いられている。
【０００９】いま、入力端子ＶINの電圧が上昇したもの
と仮定すると、トランジスタＱ2 のドレイン電圧も上昇
する。そのため、トランジスタＱ4 に流れる電流が増加
し、トランジスタＱ1 、Ｑ2 のゲート電位を下げる。そ
の結果、入力端子ＶINの電圧上昇は抑えられる。
と仮定すると、トランジスタＱ2 のドレイン電圧も上昇
する。そのため、トランジスタＱ4 に流れる電流が増加
し、トランジスタＱ1 、Ｑ2 のゲート電位を下げる。そ
の結果、入力端子ＶINの電圧上昇は抑えられる。
【００１０】本実施例回路は、上記の負荷帰還ループを
有していることにより、入力端子ＶINからみた入力抵抗
は非常に小さくなり、入力端子にトランジスタＱ2 が接
続されたことによる容量の増加効果を完全に補償して、
時定数も小さくできる。さらに、回路が負帰還構成とな
ったことにより、出力インピーダンスが増加する。従っ
て、本実施例により広帯域でかつ高利得のゲート接地回
路を実現することができる。
有していることにより、入力端子ＶINからみた入力抵抗
は非常に小さくなり、入力端子にトランジスタＱ2 が接
続されたことによる容量の増加効果を完全に補償して、
時定数も小さくできる。さらに、回路が負帰還構成とな
ったことにより、出力インピーダンスが増加する。従っ
て、本実施例により広帯域でかつ高利得のゲート接地回
路を実現することができる。
【００１１】図２は、本発明の第２の実施例を示す回路
図である。本実施例では、主トランジスタＴ1 のエミッ
タは、バイアス用定電流源ＣＳ4 を介して電源ＶEEに接
続され、そのコレクタは、負荷用定電流源ＣＳ5 を介し
て接地されている。トランジスタＴ2 には、トランジス
タＴ1 に流れる電流と同じ大きさの電流が流れ、この電
流は、抵抗Ｒ1 を介してトランジスタＴ3 、負荷抵抗Ｒ
2 を流れる電流を制御する。
図である。本実施例では、主トランジスタＴ1 のエミッ
タは、バイアス用定電流源ＣＳ4 を介して電源ＶEEに接
続され、そのコレクタは、負荷用定電流源ＣＳ5 を介し
て接地されている。トランジスタＴ2 には、トランジス
タＴ1 に流れる電流と同じ大きさの電流が流れ、この電
流は、抵抗Ｒ1 を介してトランジスタＴ3 、負荷抵抗Ｒ
2 を流れる電流を制御する。
【００１２】よって、本実施例の回路により、負帰還ル
ープを有するベース接地回路が得られ、図１に示した先
の実施例の場合と同様の効果を有する増幅回路を実現す
ることができる。
ープを有するベース接地回路が得られ、図１に示した先
の実施例の場合と同様の効果を有する増幅回路を実現す
ることができる。
【００１３】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく各種変
更が可能である。例えば第１の実施例のトランジスタを
接合型のものとすることができ、また第２の実施例の抵
抗Ｒ1 、トランジスタＴ3 からなる回路をカレントミラ
ー回路に置き換えることができる。
本発明はこれら実施例に限定されるものではなく各種変
更が可能である。例えば第１の実施例のトランジスタを
接合型のものとすることができ、また第２の実施例の抵
抗Ｒ1 、トランジスタＴ3 からなる回路をカレントミラ
ー回路に置き換えることができる。
【００１４】
【発明の効果】以上説明したように、本発明の増幅回路
は、ゲート（ベース）が交流的に接地された第１のトラ
ンジスタと、第１のトランジスタに流れる電流を検出す
る第２のトランジスタと、この検出電流に比例した電流
を流す第３のトランジスタと負荷抵抗との直列回路と、
を備え、第３のトランジスタと負荷抵抗との接続点を第
１のトランジスタのゲート（ベース）に接続したもので
あるので、本発明によれば、負帰還ループを有するゲー
ト（ベース）接地回路を得ることができる。よって、本
発明によれば、ゲート（ベース）接地回路の入力抵抗お
よび入力側時定数を下げ、かつ出力インピーダンスを増
加させることができるので、高速動作が可能で高利得の
増幅回路を提供することができる。
は、ゲート（ベース）が交流的に接地された第１のトラ
ンジスタと、第１のトランジスタに流れる電流を検出す
る第２のトランジスタと、この検出電流に比例した電流
を流す第３のトランジスタと負荷抵抗との直列回路と、
を備え、第３のトランジスタと負荷抵抗との接続点を第
１のトランジスタのゲート（ベース）に接続したもので
あるので、本発明によれば、負帰還ループを有するゲー
ト（ベース）接地回路を得ることができる。よって、本
発明によれば、ゲート（ベース）接地回路の入力抵抗お
よび入力側時定数を下げ、かつ出力インピーダンスを増
加させることができるので、高速動作が可能で高利得の
増幅回路を提供することができる。
【図１】 本発明の第１の実施例を示す回路図。
【図２】 本発明の第２の実施例を示す回路図。
【図３】 従来例の回路図。
Claims (1)
- 【請求項１】 ソースまたはエミッタが入力端子に、ド
レインまたはコレクタが出力端子に接続された第１のト
ランジスタ（Ｑ1 ；Ｔ1 ）と、前記第１のトランジスタ
に、ソースまたはエミッタおよびゲートまたはベースを
共通に接続され、前記第１のトランジスタに流れる電流
に比例した電流を流すことのできる第２のトランジスタ
（Ｑ2 ；Ｔ2 ）と、前記第２のトランジスタに流れる電
流に比例した電流を流すことのできる第３のトランジス
タ（Ｑ4 ；Ｔ3 ）と、電源と前記第３のトランジスタの
ドレインまたはコレクタとの間に接続された負荷
（Ｑ5、ＣＳ3 ；Ｒ2 ）と、を備え、前記第３のトラン
ジスタのドレインまたはコレクタと前記負荷との接続点
は、前記第１のトランジスタのゲートまたはベースに接
続されていることを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156024A JPH05327368A (ja) | 1992-05-22 | 1992-05-22 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156024A JPH05327368A (ja) | 1992-05-22 | 1992-05-22 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327368A true JPH05327368A (ja) | 1993-12-10 |
Family
ID=15618652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156024A Pending JPH05327368A (ja) | 1992-05-22 | 1992-05-22 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260287A (ja) * | 2004-03-09 | 2005-09-22 | Fujitsu Ltd | 増幅器 |
| JP2006094532A (ja) * | 2004-09-24 | 2006-04-06 | Realtek Semiconductor Corp | 低ノイズ増幅器及びその方法 |
-
1992
- 1992-05-22 JP JP4156024A patent/JPH05327368A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260287A (ja) * | 2004-03-09 | 2005-09-22 | Fujitsu Ltd | 増幅器 |
| JP2006094532A (ja) * | 2004-09-24 | 2006-04-06 | Realtek Semiconductor Corp | 低ノイズ増幅器及びその方法 |
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