JPH0532928B2 - - Google Patents

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JPH0532928B2
JPH0532928B2 JP59198606A JP19860684A JPH0532928B2 JP H0532928 B2 JPH0532928 B2 JP H0532928B2 JP 59198606 A JP59198606 A JP 59198606A JP 19860684 A JP19860684 A JP 19860684A JP H0532928 B2 JPH0532928 B2 JP H0532928B2
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transistor
circuit
output
power supply
transistors
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Fujitsu Ltd
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    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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    • H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関し、特にゲート当たり
の消費電力が少なく、かつ負荷容量及びフアンア
ウト数が増大した場合にも伝播遅延時間が大きく
ならないようにした半導体装置に関する。
（従来の技術） 第９図は第１種類の基本セルとしてのECL回
路の一例を示す。本図の回路は、エミツタが共通
接続されたトランジスタT1，T2，T3、これらの
トランジスタの共通エミツタと電源Vee間に直列
挿入されたトランジスタT4及びエミツタ抵抗Re、
トランジスタT1，T2の共通接続されたコレクタ
と電源Vcc間に、かつトランジスタT3のコレス
タと電源Vcc間にそれぞれ接続されたコレクタ抵
抗Rc、トランジスタT5と抵抗Rpからなるエミツ
タホロワ回路、及びトランジスタT6と抵抗Rpか
らなるエミツタホロワ回路を具備する。
第９図の回路においては、入力IN1またはIN2
の内の少なくとも１つが高レベルであれば、トラ
ンジスタT1又はT2がオンとなり、トランジスタ
T3がオフとなる。従つて、トランジスタT5のエ
ミツタ、即ち出力OUT1が低レベルとなり、逆に
トランジスタT6のエミツタ即ち、出力OUT2が高
レベルとなる。また、入力IN1及びIN2が共に低
レベルであれば、トランジスタT1及びT2が共に
オフとなり、トランジスタT3がオンとなる。従
つて、出力OUT1が高レベル、出力OUT2が低レ
ベルとなる。即ち、第１種類のECL回路は２入
力NOR及びOR回路として動作する。
第９図の第１種類のECL回路では、各トラン
ジスタが非飽和領域で動作するため、及び他の論
理回路に比べて小振動作が可能なため極めて高速
にスイツチング動作が行われる。
（発明が解決しようとする問題点） ところで、最近、LSI装置の集積度を益々増大
させることが要望されているが、集積度を増大さ
せるためにはゲート当たりの消費電力を少なくす
るか、或いはチツプ当たりの冷却能力を向上させ
る必要がある。チツプ当たりの冷却能力を向上さ
せることは冷却システムのコストの増大を来すた
めに限界があり、ゲート当たりの消費電力を少な
くして蒸発量を少なくすることが望ましい。
ところが、ゲート当たりの消費電力を少なくす
ると、信号線の寄生容量等による負荷容量及びフ
アンアウト数の増大に応じて、各ゲートの伝播遅
延時間が大きくなる高速動作が不可能になる、と
いう不都合があつた。
即ち、第１０図に示すように、負荷容量CLの
増加に応じて伝播遅延時間が増大するが、特にゲ
ート当たりの消費電力を減少させた場合、ゲート
の出力信号が低レベルから高レベルに変化する際
の伝播遅延時間ｔ（PLH）もりも、ゲートの出力
信号が高レベルから低レベルに変化する際の伝播
遅延時間ｔ（PHL）が極めて大きくなる。
これは出力信号が低レベルから高レベルに変化
する場合には、ゲートの出力エミツタホロワトラ
ンジスタによる低インピーダンス駆動による信号
線の寄生容量等の負荷容量に充電されている電荷
を放電するため容量依存性が少ないが、出力信号
が高レベルか低レベルに変化する場合は出力エミ
ツタホロワトランジスタがカツトオフし、負荷容
量CLを比較的インピーダンスの抵抗Rbを介して
充電するため容量依存性が大きくなるものであ
る。
第１１図に示すように、第１種類のECL回路
では、負荷容量CLが小さい場合には出力電圧の
立上がり及び立下がりは共に急速に行われるが、
負荷容量CLが大きい場合には、特に出力電圧の
立下がりが遅くなるという不都合があつた。
本発明の目的は、半導体装置、特にECL回路
を構成するLSI装置において、ゲート当たりの消
費電力を少なくした場合にも負荷容量及びフアン
アウト数の増大によつて伝播遅延時間が大きくな
ることを防止し、高集積度かつ高速度のLSI装置
を実現することにある。
（問題点を解決するための手段） 本発明によれば、第１の入力端子IN及び第１
の出力端子OUTと、第１の電源Vcc及び第２の
電源Veeと、エミツタが共通接続された少なくと
も一対の第１のトランジスタからなる第１のカレ
ントスイツチ回路と、該第１の電源Vcc側に接続
され、ベースに該一対の第１のトランジスタの出
力信号が入力され、エミツタに該第１の出力端子
が接続される第１のエミツタホロワトランジスタ
T5，T6とを有するECL回路を含んだ第１種類の
基本セル６と、 第２の入力端子IN及び第２の出力端子OUT
と、第１の電源Vcc及び第２の伝源Veeと、エミ
ツタが共通接続された少なくとも一対の第２のト
ランジスタからなる第２のカレントスイツチ回路
と、該第１の電源Vcc側に接続され、ベースに該
一対の第２のトランジスタの出力信号が入力さ
れ、エミツタに該第２の出力端子が接続される第
２のエミツタホロワトランジスタT5，T6と、該
第２の電源Veeと該第２のメミツタホロワトラン
ジスタT5，T6の間に接続された制御用トランジ
スタT8と、該第２のエミツタホロワトランジス
タT5，T6のベース電位と逆相のコレクタ電位を
検出する検出手段T7を有し、該検出手段T7によ
り該第２のエミツタホロワトランジスタT5，T6
のコレクタ電位を検出して、該制御用トランジス
タT8に流れる電流の制御を行うECL回路を含ん
だ第２種類の基本セル７とを備え、 前記第１種類の基本セルの周辺に、前記第２種
類の基本セルを配置して複数のセルアレイブロツ
ク５−１，５−２，５−３，５−４を構成し、前
記セルアレイブロツク相互間の結線及びセルアレ
イブロツクと入出力バツフア回路セル４との間の
結線を、前記第２種類の基本セルを用いて行うこ
とを特徴とする。
（作用） 上述のような半導体装置を用いることにより、
例えば、ECL回路を構成するLSI装置の出力信号
により、出力エミツタホロワがカツトオフする方
向に変化する場合、該エミツタホロワトランジス
タのエミツタに挿入された制御用トランジスタが
オンとなつて負荷回路を低インピーダンス駆動す
る。これにより、ゲート当たりの消費電力を少な
くした場合にも伝播遅延時間の増大が防止され、
高集積度かつ高速度の半導体装置を提供すること
ができる。
（実施例） 第１図は本発明による半導体装置の一実施例
LSI装置の各回路セルの配置を示す。図中、１は
半導体チツプ、４は周辺部に配置された入出力バ
ツフア回路セル、５−１〜５−４は４つのセルア
レイブロツク、６は第１種類の基本セル、７は第
２種類の基本セルである。
図示のように、入出力バツフア回路セル４は周
辺部に配置されており、その内部には点線で結ん
で示すように、４つのセルアレイブロツク５−１
〜５−４が配置されている。各セルアレイブロツ
クは、マトリクス状に配置された第１種類の基本
セル（白抜きのセル）６と、この第１種類の基本
セルの周辺に配置された第２種類の基本セル（斜
線のセル）７で構成されている。
第１種類の基本セル６の例は、前述の第９図に
示すECL回路であり、第２種類の基本セル７の
例は、後述する第２図に示すECL回路であり第
１種類のECL回路より駆動能力の大きな回路で
ある。
そして、図示のように、各セルアレイブロツク
５−１〜５−４相互間の結線、及びこれらの各セ
ルアレイブロツクと周辺の入出力バツフア回路セ
ル４との間の結線は、各セルアレイブロツクの第
２種類の基本セル７を用いて行うことにより、例
え、信号配線が長くなり負荷容量が増大した場合
にも各基本セルの消費電力を増加することなく高
速度の動作を行わせることができる。
従つて、第１図の構成によれば、ゲートアレイ
LSI装置全体のハードウエア量を、さほど増加す
ることなく低消費電力で高速度の半導体装置を提
供することができる。
第２図は第２種類の基本セルとしてのECL回
路の例である。第２種類のECL回路は前述の第
１種類のECL回路の各出力回路を１点鎖線で囲
まれた出力回路OB1，OB2に置き換えたものであ
る。
トランジスタT3のコレクタに接続された出力
回路OB1は、エミツタホロワトランジスタT6、
該トランジスタT6のコレクタにベースが接続さ
れたトランジスタT7、トランジスタT7のエミツ
タにダイオードD1を介してベースが接続された
制御用トランジスタT8、該トランジスタT8のエ
ミツタと電源Vee間に並列接続された抵抗R2及び
コンデンサC1、該トランジスタT8のベースとベ
ースと電源Vee間に接続された抵抗R3、そしてエ
ミツタホロワトランジスタT6のコレクタと電源
Vcc間に接続された抵抗R1を具備する。
トランジスタT1及びT2のコレクタに接続され
た出力回路OB2もOB1と同様の構成を有し、トラ
ンジスタT5，T9，T10、ダイオードD2、抵抗R4，
R5，R6及びコンデンサC2を具備する。
第３図を参照して第２種類のECL回路の出力
回路OB1の動作を説明する。例えば、トランジス
タT3のコレクタ電位、即ち、トランジスタT6の
ベース電位が高レベルから低ベレルに変化したも
のとする。この時、トランジスタT6のエミツタ、
即ち、出力端子OUT2の電位は負荷容量CLのた
め急速に応答できない。このためトランジスタ
T6がカツトオフし、該トランジスタT6のコレク
タ電位が上昇する。
この電位上昇はトランジスタT7及びダイオー
ドD1を介してトランジスタT8のベース電位を上
昇させる。トランジスタT8のエミツタは抵抗R2
と容量C1を介して電源Veeに接続されており、容
量C1のため交流的なインピーダンスが低く設定
されている。このため、該トランジスタT8のベ
ース電位が上昇すると該トランジスタT8のコレ
クタ電流が増大し、負荷容量CLを急速に充電す
る。これにより、出力信号が高レベルから低ベレ
ルに変化する場合の負荷容量CLによる出力波形
なまりが抑制され、立下がりｔ（PHL）を短縮す
ることが可能である。
トランジスタT3のコレツタ電位が低レベルか
ら高レベルに変化した場合には、トランジスタ
T6によるエミツタホロワ回路によつて負荷容量
CLが急速に放電され出力信号OUT2が急速に立
ち上がる。この場合、第１種類のECL回路の出
力回路では、出力を低レベルから高レベルに上昇
させる際に、出力エミツタホロワによつて負荷容
量に充電されていた電荷を放電させると共に、エ
ミツタ抵抗Rpに流れる電流を供給してやる必要
があつた。これに対して、第２種類のECL回路
の出力回路では、出力OUT2が低ベレルから高レ
ベルに上昇する際には、エミツタホロワトランジ
スタT6のコレクタ電位が低下しトランジスタT8
のベース電位を低下させる。これにより、トラン
ジスタT8がカツトオフし、エミツタホロワトラ
ンジスタT6は負荷容量CLを充電する電流だけ供
給すればよく、従つて、エミツタホロワトランジ
スタT6も負荷が軽くなり、第１種類のECL回路
に比べてより高速度の立上がり動作を行うことが
できる。
第４図は第２種類のECL回路の出力信号の波
形を示す。図から明らかなように、負荷容量の影
響によつて出力信号の立上がり及び立下がり共に
悪影響を受けることが少なくなつている。
第５〜第８図は、第２種類のECL回路の出力
回路OB1、OB2の他の例である。第５図の回路
は、第２図の出力回路のトランジスタT7のエミ
ツタの信号を抵抗R7，R8及びトランジスタT11か
らなる回路を介してトランジスタT8のベースに
印加するものである。この場合、トランジスタ
T11とトランジスタT8とはカレントミラー回路を
構成している。従つて、トランジスタT6のベー
ス電位が高レベルから低レベルに変化し、コレク
タ電位が低レベルから高レベルに上昇した際に、
トランジスタT7のエミツタ電位が上昇し、その
エミツタ電流が増加すると、トランジスタT8の
コレクタ電流も増加して負荷容量を急速に放電す
る。また、トランジスタT6のベース電位が低レ
ベルから高レベルに上昇した場合には、トランジ
スタT8のコレクタ電流が減少し、エミツタホロ
ワトランジスタT6の負荷を軽くして出力信号の
立上がりを容易にする。
第６図の回路は、第２図の出力回路のトランジ
スタT7をダーリントン接続した２個のトランジ
スタT12及びT13と抵抗R9とに置き変え、かつレ
ベルシフト用ダイオードR9とに置き換え、かつ
レベルシフト用ダイオードD1を省略したもので
ある。本回路では、エミツタホロワトランジスタ
T6のコレクタ負荷がさらに軽くなり、従つてエ
ミツタホロワ回路の電流を軽減してさらに低消費
電力化を図つている。
第７図の回路は、第２図の出力回路のトランジ
スタT6のコレクタ抵抗R1と並列にシヨツトキー
クランプダイオードD3を接続し、エミツタホロ
ワトランジスタT6の飽和を防止しして高速動作
を図つたものである。
第８図の回路は、エミツタホロワトランジスタ
T6の他に、２個のPNP型トランジスタT14及び
T15、シヨツトキークランプダイオードD4、及び
抵抗R1，R10を具備する。本回路ではトランジス
タT6のベース電位が高レベルから低レベルに変
化した時、トランジスタT14のベース電位が低レ
ベルから高レベルに変化して該トランジスタT14
がカツトオフする。これにより、トランジスタ
T15のベース電位が抵抗R10によつて引き下げら
れ、該トランジスタT15がオンとなつて負荷容量
CLを急速に充電する。これに対して、トランジ
スタT6のベース電位が低レベルから高レベルに
変化した場合には、トランジスタT14がオンとな
り、トランジスタT15のベース電位を引き上げる
ことにより、該トランジスタT15をカツトオフ
し、或いは該トランジスタT15の電流を減少させ
る。従つて、出力信号OUT2が低ベレルから高レ
ベルに立ち上がる場合におけるエミツタホロワト
ランジスタT6の負荷が軽くなり出力信号の立上
がりが急速に行われる。なおシヨツトキークラン
プダイオードD4はトランジスタT14の飽和を防止
するためのものである。
（発明の効果） 以上説明したように、本発明の半導体装置、例
えば、ECL回路を構成するLSI装置では、ECL回
路の出力エミツタホロワ電流を増加することなく
高速動作を行うことが可能となり、従つて、ゲー
ト当たりの消費電力を増大することなく伝播遅延
時間の負荷容量依存性及びフアンアウト数依存性
を大幅に改善することができる。その結果、低消
費電力、高集積度及び高速度のLSI装置を実現す
ることができる。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例ゲート
アレイLSI装置の配置構成図であり、第２図は第
１図のLSI装置における第２種類の基本セルとし
てのECL回路の例であり、第３図は第２図回路
の信号タイミングチヤートであり、第４図は第２
図回路の出力波形図であり、第５図〜第８図は、
第２種類のECL回路の他の例であり、第９図は
第１種類の基本セルとしてのECL回路の一例で
あり、第１０図は第９図回路の特性グラフであ
り、第１１図は第９図回路の出力波形図である。 （符号の説明）、T1，T2……T15……トランジ
スタ、Rp，Rc，Re，R1，R2，R10……抵抗、
D1，D2，D3，D4……ダイオード、C1，C2……コ
ンデンサ、１……半導体チツプ、４……入出力バ
ツフア回路セル、５−１〜５−４……セルアレイ
ブロツク、６……第１種類の基本セル、７……第
２種類の基本セル。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の入力端子（IN）及び第１の出力端子
    （OUT）と、第１の電源（Vcc）及び第２の電源
    （Vee）と、エミツタが共通接続された少なくと
    も一対の第１のトランジスタからなる第１のカレ
    ントスイツチ回路と、該第１の電源（Vcc）側に
    接続され、ベースに該一対の第１のトランジスタ
    の出力信号が入力され、エミツタに該第１の出力
    端子が接続される第１のエミツタホロワトランジ
    スタT5，T6とを有するECL回路を含んだ第１種
    類の基本セル６と、 第２の入力端子（IN）及び第２の出力端子
    （OUT）と、第１の電源（Vcc）及び第２の電源
    （Vee）と、エミツタが共通接続された少なくと
    も一対の第２のトランジスタからなる第２のカレ
    ントスイツチ回路と、該第１の電源（Vee）側に
    接続され、ベースに該一対の第２のトランジスタ
    の出力信号が入力され、エミツタに該第２の出力
    端子が接続される第２のエミツタホロワトランジ
    スタT5，T6と、該第２の電源（Vee）と該第２
    のエミツタホロワトランジスタT5，T6の間に接
    続された制御用トランジスタT8と、該第２のエ
    ミツタホロワトランジスタT5，T6のベース電位
    と逆相のコレクタ電位を検出する検出手段T7を
    有し、該検出手段T7により該第２のエミツタホ
    ロワトランジスタT5，T6をコレクタ電位を検出
    して、該制御用トランジスタT8を流れる電流の
    制御を行うECL回路を含んだ第２種類の基本セ
    ル７とを備え、 前記第１種類の基本セルの周辺に、前記第２種
    類の基本セルを配置して複数のセルアレイブロツ
    ク５−１，５−２，５−３，５−４を構成し、前
    記セルアレイブロツク相互間の結線及びセルアレ
    イブロツクと入出力バツフア回路セル４との間の
    結線を、前記第２種類の基本セルを用いて行うこ
    とを特徴とする半導体装置。
JP59198606A 1984-09-25 1984-09-25 Ｅｃｌ回路 Granted JPS6177424A (ja)

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KR1019850006523A KR900000106B1 (ko) 1984-09-25 1985-09-06 에미터 결합논리(ecl)회로
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302621A (ja) * 1987-06-02 1988-12-09 Fujitsu Ltd 半導体集積回路
JPH01135811U (ja) * 1988-03-09 1989-09-18
US5004938A (en) * 1989-03-03 1991-04-02 Acer Incorporated MOS analog NOR amplifier and current source therefor
GB8912461D0 (en) * 1989-05-31 1989-07-19 Lucas Ind Plc Line driver
JPH0332224A (ja) * 1989-06-29 1991-02-12 Mitsubishi Electric Corp 論理出力回路
DE68926045T2 (de) * 1989-07-26 1996-10-02 Ibm Familie logischer Schaltkreise, bestehend aus einem kaskodierten Differentialstromschalter mit Eingangsdioden
USRE34771E (en) * 1989-09-11 1994-11-01 Kabushiki Kaisha Toshiba Voltage follower circuit having improved dynamic range
US5068552A (en) * 1990-09-10 1991-11-26 Kabushiki Kaisha Toshiba Voltage follower circuit having improved dynamic range
KR930009491B1 (ko) * 1989-09-18 1993-10-04 후지쓰 가부시끼가이샤 Ecl회로
JP2518068B2 (ja) * 1989-11-17 1996-07-24 日本電気株式会社 電流切換回路
JP2546004B2 (ja) * 1989-12-28 1996-10-23 日本電気株式会社 レベル変換回路
US5087837A (en) * 1990-08-06 1992-02-11 North American Philips Corp., Signetics Div. Electronic circuit with capacitively enhanced switching
EP0476341B1 (en) * 1990-08-29 1997-01-15 Motorola, Inc. A BICMOS logic circuit with a CML output
US5101124A (en) * 1991-01-10 1992-03-31 National Semiconductor Corporation ECL to TTL translator circuit with improved slew rate
US5258667A (en) * 1991-02-08 1993-11-02 Nec Corporation Logic circuit for controlling a supply on drive pulses to regulate an output level
US5091659A (en) * 1991-04-16 1992-02-25 International Business Machines Corporation Composite logic gate circuit with means to reduce voltage required by logic transistors from external source
JP2800522B2 (ja) * 1992-02-03 1998-09-21 日本電気株式会社 電流切換回路
US5343092A (en) * 1992-04-27 1994-08-30 International Business Machines Corporation Self-biased feedback-controlled active pull-down signal switching
DE4236430C1 (de) * 1992-10-28 1994-02-17 Siemens Ag Schaltstufe in Stromschaltertechnik
EP0606160A1 (en) * 1993-01-08 1994-07-13 National Semiconductor Corporation Protection circuit used for deactivating a transistor during a short circuit having an inductive component
US6552577B1 (en) * 2000-02-16 2003-04-22 Analog Devices, Inc. Differential emitter-coupled logic buffer having reduced power dissipation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB907662A (en) * 1958-11-20 1962-10-10 British Telecomm Res Ltd Improvements in electrical signalling systems
US3448396A (en) * 1966-12-21 1969-06-03 Collins Radio Co Electronic circuit-direct coupled totem pole emitter follower
US3978347A (en) * 1974-10-02 1976-08-31 Motorola, Inc. High band width emitter coupled logic gate
DE2751881A1 (de) * 1977-11-21 1979-05-23 Siemens Ag Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren
US4289978A (en) * 1979-10-05 1981-09-15 International Business Machines Corp. Complementary transistor inverting emitter follower circuit
US4287435A (en) * 1979-10-05 1981-09-01 International Business Machines Corp. Complementary transistor inverting emitter follower circuit
US4347446A (en) * 1979-12-10 1982-08-31 Amdahl Corporation Emitter coupled logic circuit with active pull-down
DE3135952C2 (de) * 1981-09-10 1983-11-17 Siemens AG, 1000 Berlin und 8000 München Gegentakt-Ausgangsschaltung für ein Verknüpfungsglied in Stromschaltertechnik.
JPS58107725A (ja) * 1981-12-22 1983-06-27 Nec Corp 電流切換型論理回路
JPS594222A (ja) * 1982-06-29 1984-01-11 Fujitsu Ltd レベル変換回路
US4490630A (en) * 1982-06-30 1984-12-25 International Business Machines Corporation Current switch emitter follower with current mirror coupled push-pull output stage
US4527078A (en) * 1982-08-23 1985-07-02 Signetics Corporation Signal translator with supply voltage compensation particularly for use as interface between current tree logic and transistor-transistor logic
US4531067A (en) * 1983-06-29 1985-07-23 International Business Machines Corporation Push-pull Darlington current sink (PPDCS) logic circuit
US4539493A (en) * 1983-11-09 1985-09-03 Advanced Micro Devices, Inc. Dynamic ECL circuit adapted to drive loads having significant capacitance
US4551638A (en) * 1983-12-19 1985-11-05 Advanced Micro Devices, Inc. ECL Gate with switched load current source

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