JPH05206809A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH05206809A JPH05206809A JP4034285A JP3428592A JPH05206809A JP H05206809 A JPH05206809 A JP H05206809A JP 4034285 A JP4034285 A JP 4034285A JP 3428592 A JP3428592 A JP 3428592A JP H05206809 A JPH05206809 A JP H05206809A
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- Japan
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- circuit
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- 101001079904 Homo sapiens Hyaluronan and proteoglycan link protein 1 Proteins 0.000 abstract 1
- 102100028084 Hyaluronan and proteoglycan link protein 1 Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 101710097146 Uncharacterized protein HKLF1 Proteins 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 駆動すべき負荷容量に応じて駆動能力を変化
させることができるようにする。 【構成】 出力バッファ回路を、コントロール信号ＣＴ
ＲＬ１で制御される第１の回路ブロックと、コントロー
ル信号ＣＴＲＬ２で制御される第２の回路ブロックとの
並列回路で構成する。駆動すべき負荷容量が大きいとき
はＣＴＲＬ１とＣＴＲＬ２の双方を“１”として、２つ
の回路ブロックで負荷を駆動する。負荷が小さいとき
は、ＣＴＲＬ１またはＣＴＲＬ２のいずれか一方を
“０”として、一つの回路ブロックで負荷を駆動する。
させることができるようにする。 【構成】 出力バッファ回路を、コントロール信号ＣＴ
ＲＬ１で制御される第１の回路ブロックと、コントロー
ル信号ＣＴＲＬ２で制御される第２の回路ブロックとの
並列回路で構成する。駆動すべき負荷容量が大きいとき
はＣＴＲＬ１とＣＴＲＬ２の双方を“１”として、２つ
の回路ブロックで負荷を駆動する。負荷が小さいとき
は、ＣＴＲＬ１またはＣＴＲＬ２のいずれか一方を
“０”として、一つの回路ブロックで負荷を駆動する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の出力
バッファ回路に関する。
バッファ回路に関する。
【０００２】
【従来の技術】図４は、この種従来の出力バッファ回路
の回路図である。同図に示されるように、従来の出力バ
ッファ回路では、出力データＯＤは、インバータＩＶ、
および、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯ
Ｓと記す）Ｑｐ１とｎチャネルＭＯＳトランジスタ（以
下、ｎＭＯＳと記す）Ｑｎ１とから構成されるＣＭＯＳ
インバータを介して出力端子Ｏｕｔから出力される。
の回路図である。同図に示されるように、従来の出力バ
ッファ回路では、出力データＯＤは、インバータＩＶ、
および、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯ
Ｓと記す）Ｑｐ１とｎチャネルＭＯＳトランジスタ（以
下、ｎＭＯＳと記す）Ｑｎ１とから構成されるＣＭＯＳ
インバータを介して出力端子Ｏｕｔから出力される。
【０００３】図４の回路において、出力データＯＤが
“１”であるときには、ｐＭＯＳＱｐ１がｏｎ、ｎＭＯ
ＳＱｎ１がｏｆｆとなって、出力端子Ｏｕｔからは
“１”が出力される。また、出力データＯＤが“０”で
あるときには、ｐＭＯＳＱｐ１がｏｆｆ、ｎＭＯＳＱｎ
１がｏｎとなって、出力端子Ｏｕｔからは“０”が出力
される。
“１”であるときには、ｐＭＯＳＱｐ１がｏｎ、ｎＭＯ
ＳＱｎ１がｏｆｆとなって、出力端子Ｏｕｔからは
“１”が出力される。また、出力データＯＤが“０”で
あるときには、ｐＭＯＳＱｐ１がｏｆｆ、ｎＭＯＳＱｎ
１がｏｎとなって、出力端子Ｏｕｔからは“０”が出力
される。
【０００４】
【発明が解決しようとする課題】上述した出力バッファ
回路を備えた半導体集積回路は、プリント基板上に他の
半導体集積回路と共に実装される。その場合、出力バッ
ファ回路が駆動すべき配線、ＬＳＩおよびその個数は個
々の製品によって異なるため、出力バッファ回路が負う
負荷容量には大きな差が生じる。
回路を備えた半導体集積回路は、プリント基板上に他の
半導体集積回路と共に実装される。その場合、出力バッ
ファ回路が駆動すべき配線、ＬＳＩおよびその個数は個
々の製品によって異なるため、出力バッファ回路が負う
負荷容量には大きな差が生じる。
【０００５】ところが、従来の出力バッファ回路では、
ｐＭＯＳＱｐ１もｎＭＯＳＱｎ１もその駆動能力はＷ／
Ｌ値で決まる一定値に固定されていたためその容量変化
に対応することができなかった。即ち、出力バッファ回
路が駆動すべき負荷容量が大き過ぎるときには駆動不可
能の事態を招いたりあるいは大幅な伝達時間遅れを招い
たりする。また、負荷容量が小さいときには立ち上がり
立ち下がり動作時に振動が生じ大きなスプリアスが発生
する。また、不必要に大きな電流を消費することにな
る。
ｐＭＯＳＱｐ１もｎＭＯＳＱｎ１もその駆動能力はＷ／
Ｌ値で決まる一定値に固定されていたためその容量変化
に対応することができなかった。即ち、出力バッファ回
路が駆動すべき負荷容量が大き過ぎるときには駆動不可
能の事態を招いたりあるいは大幅な伝達時間遅れを招い
たりする。また、負荷容量が小さいときには立ち上がり
立ち下がり動作時に振動が生じ大きなスプリアスが発生
する。また、不必要に大きな電流を消費することにな
る。
【０００６】よって、本発明の目的とするところは、駆
動すべき負荷容量が変化しても大きな伝達遅延時間を生
じさせることがなく、またスプリアスの発生や不必要な
電流消費を回避することのできる出力バッファ回路を提
供することにある。
動すべき負荷容量が変化しても大きな伝達遅延時間を生
じさせることがなく、またスプリアスの発生や不必要な
電流消費を回避することのできる出力バッファ回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の出力バッファ回
路は、並列接続された複数のドライブ回路から構成さ
れ、そして少なくとも一部のドライブ回路はコントロー
ル信号によりドライブ状態、非ドライブ状態のいずれか
の状態に選択することができるようになされている。
路は、並列接続された複数のドライブ回路から構成さ
れ、そして少なくとも一部のドライブ回路はコントロー
ル信号によりドライブ状態、非ドライブ状態のいずれか
の状態に選択することができるようになされている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示す回路図
である。同図に示されるように、本実施例は、出力デー
タＯＤが入力され、マイコンからのコントロール信号Ｃ
ＴＲＬ１によって制御される、インバータＩＶ１、ＮＡ
ＮＤゲートＮＤ１、ＮＯＲゲートＮＲ１、ｐＭＯＳＱｐ
１およびｎＭＯＳＱｎ１から構成される第１の回路ブロ
ックと、出力データＯＤが入力され、マイコンからのコ
ントロール信号ＣＴＲＬ２によって制御される、インバ
ータＩＶ２、ＮＡＮＤゲートＮＤ２、ＮＯＲゲートＮＲ
２、ｐＭＯＳＱｐ２およびｎＭＯＳＱｎ２から構成され
る第２の回路ブロックとが出力端子に対し並列に接続さ
れたものである。
て説明する。図１は本発明の第１の実施例を示す回路図
である。同図に示されるように、本実施例は、出力デー
タＯＤが入力され、マイコンからのコントロール信号Ｃ
ＴＲＬ１によって制御される、インバータＩＶ１、ＮＡ
ＮＤゲートＮＤ１、ＮＯＲゲートＮＲ１、ｐＭＯＳＱｐ
１およびｎＭＯＳＱｎ１から構成される第１の回路ブロ
ックと、出力データＯＤが入力され、マイコンからのコ
ントロール信号ＣＴＲＬ２によって制御される、インバ
ータＩＶ２、ＮＡＮＤゲートＮＤ２、ＮＯＲゲートＮＲ
２、ｐＭＯＳＱｐ２およびｎＭＯＳＱｎ２から構成され
る第２の回路ブロックとが出力端子に対し並列に接続さ
れたものである。
【０００９】本実施例回路は次のように使用される。駆
動すべき負荷容量が大きい場合、コントロール信号ＣＴ
ＲＬ１、ＣＴＲＬ２を共に“１”にする。この場合、出
力データＯＤが“１”であれば、ｐＭＯＳＱｐ１および
ｐＭＯＳＱｐ２がｏｎ、ｎＭＯＳＱｎ１およびｎＭＯＳ
Ｑｎ２がｏｆｆとなって出力端子Ｏｕｔへは“１”が出
力される。また、出力データＯＤが“０”であれば、ｐ
ＭＯＳＱｐ１およびｐＭＯＳＱｐ２がｏｆｆ、ｎＭＯＳ
Ｑｎ１およびｎＭＯＳＱｎ２がｏｎとなって出力端子Ｏ
ｕｔへは“０”が出力される。
動すべき負荷容量が大きい場合、コントロール信号ＣＴ
ＲＬ１、ＣＴＲＬ２を共に“１”にする。この場合、出
力データＯＤが“１”であれば、ｐＭＯＳＱｐ１および
ｐＭＯＳＱｐ２がｏｎ、ｎＭＯＳＱｎ１およびｎＭＯＳ
Ｑｎ２がｏｆｆとなって出力端子Ｏｕｔへは“１”が出
力される。また、出力データＯＤが“０”であれば、ｐ
ＭＯＳＱｐ１およびｐＭＯＳＱｐ２がｏｆｆ、ｎＭＯＳ
Ｑｎ１およびｎＭＯＳＱｎ２がｏｎとなって出力端子Ｏ
ｕｔへは“０”が出力される。
【００１０】駆動すべき負荷容量が小さい場合、マイコ
ンからコントロール信号ＣＴＲＬ１を“１”、コントロ
ール信号ＣＴＲＬ２を“０”に指示する。この場合、第
２の回路ブロックのＱｐ２とＱｎ２は出力データＯＤの
値の如何に拘わらず常にｏｆｆとなる。一方、第１の回
路ブロックは出力データＯＤの“１”、“０”に従っ
て、Ｑｐ１またはＱｎ１がｏｎして、出力端子Ｏｕｔへ
“１”または“０”を出力する。
ンからコントロール信号ＣＴＲＬ１を“１”、コントロ
ール信号ＣＴＲＬ２を“０”に指示する。この場合、第
２の回路ブロックのＱｐ２とＱｎ２は出力データＯＤの
値の如何に拘わらず常にｏｆｆとなる。一方、第１の回
路ブロックは出力データＯＤの“１”、“０”に従っ
て、Ｑｐ１またはＱｎ１がｏｎして、出力端子Ｏｕｔへ
“１”または“０”を出力する。
【００１１】本実施例では、第１の回路ブロックと第２
の回路ブロックとで負荷駆動能力に差をつけることよ
り、３段階に駆動能力を切り換えることができる。
の回路ブロックとで負荷駆動能力に差をつけることよ
り、３段階に駆動能力を切り換えることができる。
【００１２】図２は、本発明の第２の実施例を示す回路
図である。本実施例は、図４の回路と同様の構成の第１
の回路ブロックと、出力データＯＤとコントロール信号
ＣＴＲＬ＊（＊印は上線の代わり）とが入力されるＮＯ
ＲゲートＮＲと、ＮＯＲゲートＮＲの出力端子にゲート
が接続されたｎＭＯＳＱｎ２から構成される第２の回路
ブロックとが出力端子Ｏｕｔに対して並列に接続された
ものである。
図である。本実施例は、図４の回路と同様の構成の第１
の回路ブロックと、出力データＯＤとコントロール信号
ＣＴＲＬ＊（＊印は上線の代わり）とが入力されるＮＯ
ＲゲートＮＲと、ＮＯＲゲートＮＲの出力端子にゲート
が接続されたｎＭＯＳＱｎ２から構成される第２の回路
ブロックとが出力端子Ｏｕｔに対して並列に接続された
ものである。
【００１３】本実施例では、負荷容量が小さい条件下で
は、コントロール信号ＣＴＲＬ＊に“１”が与えられ
る。この場合には、第２の回路ブロックが遮断状態とな
り、第１の回路ブロックのみで負荷が駆動される。
は、コントロール信号ＣＴＲＬ＊に“１”が与えられ
る。この場合には、第２の回路ブロックが遮断状態とな
り、第１の回路ブロックのみで負荷が駆動される。
【００１４】負荷容量が大きい場合には、コントロール
信号ＣＴＲＬ＊を“０”とする。これにより、出力デー
タが“０”のときは、Ｑｎ１とＱｎ２とで負荷を駆動す
ることができる。本実施例は、負荷が大きくなっても、
信号の立ち上がり時間を速める必要はなく立ち下がり時
間のみを短縮する必要のある回路条件下で有効に使用さ
れる。
信号ＣＴＲＬ＊を“０”とする。これにより、出力デー
タが“０”のときは、Ｑｎ１とＱｎ２とで負荷を駆動す
ることができる。本実施例は、負荷が大きくなっても、
信号の立ち上がり時間を速める必要はなく立ち下がり時
間のみを短縮する必要のある回路条件下で有効に使用さ
れる。
【００１５】図３は、本発明の第３の実施例を示す回路
図である。本実施例は、図１の実施例に対し、第１の回
路ブロックが常にドライブ状態（活性状態）にあるよう
にし、第２の回路ブロックのみをドライブ状態と非ドラ
イブ状態に選択できるようにしたものである。
図である。本実施例は、図１の実施例に対し、第１の回
路ブロックが常にドライブ状態（活性状態）にあるよう
にし、第２の回路ブロックのみをドライブ状態と非ドラ
イブ状態に選択できるようにしたものである。
【００１６】
【発明の効果】以上説明したように、本発明は、出力バ
ッファ回路を、出力端子に並列に接続された複数の出力
回路ブロックにより構成し、少なくとも一部の出力回路
ブロックをドライブ状態あるいは非ドライブ状態に選択
することができるようにしたものであるので、本発明に
よれば、駆動すべき負荷容量に応じて適切な能力の出力
バッファを構成することができるようになる。従って、
本発明によれば、負荷容量によって信号の伝達遅延時間
が過大となってしまったり振動電流によりスプリアスを
発生させたりする等の不都合を防止することが可能とな
る。
ッファ回路を、出力端子に並列に接続された複数の出力
回路ブロックにより構成し、少なくとも一部の出力回路
ブロックをドライブ状態あるいは非ドライブ状態に選択
することができるようにしたものであるので、本発明に
よれば、駆動すべき負荷容量に応じて適切な能力の出力
バッファを構成することができるようになる。従って、
本発明によれば、負荷容量によって信号の伝達遅延時間
が過大となってしまったり振動電流によりスプリアスを
発生させたりする等の不都合を防止することが可能とな
る。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第２の実施例を示す回路図。
【図３】本発明の第３の実施例を示す回路図。
【図４】従来例の回路図。
ＣＴＲＬ１、ＣＴＲＬ２、ＣＴＲＬ＊ コントロール信
号 ＯＤ 出力データ Ｏｕｔ 出力端子
号 ＯＤ 出力データ Ｏｕｔ 出力端子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (1)
- 【請求項１】 出力データが入力される複数の出力トラ
ンジスタが出力端子に対して並列に接続され、前記複数
の出力トランジスタのうちいくつかの出力トランジスタ
はコントロール信号により遮断状態を選択できるように
構成されている出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034285A JPH05206809A (ja) | 1992-01-24 | 1992-01-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034285A JPH05206809A (ja) | 1992-01-24 | 1992-01-24 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206809A true JPH05206809A (ja) | 1993-08-13 |
Family
ID=12409890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034285A Pending JPH05206809A (ja) | 1992-01-24 | 1992-01-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095262A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
-
1992
- 1992-01-24 JP JP4034285A patent/JPH05206809A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095262A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
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