JPH0533246U - 静止形保護リレー - Google Patents

Abstract

(57)【要約】 【構成】与えられたリレー機能を遂行すべく動作するＣ
ＰＵ１は、ＲＯＭ３に記憶された常時一定の信号を作成
させるプログラムに基づいて信号を作成し出力する。そ
して、監視用ＩＣ４はＣＰＵ１からの前記信号を常時監
視し、信号が消滅すればＣＰＵ１にリセット信号を供給
し、外部に表示又は通報する。 【効果】監視用信号をプログラムにより作成しているの
で、ＣＰＵ１内でプログラムが暴走すれば直ちにこのこ
とを検知することができ、ＣＰＵ１の動作を中止させ、
かつ、そのことを外部に通報することができるようにな
るので、ＣＰＵ１の異常を的確に検出でき、設備の信頼
性を向上させることができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ＣＰＵの異常動作を検出できる静止形保護リレーに関するものであ る。

【０００２】

【従来の技術】

静止形保護リレーには、ＣＰＵの異常を発見すると、ＣＰＵにリセットをかけ るための監視用ＩＣが設けられている。 図４は、ＣＰＵ１、監視用ＩＣ４、プログラムデータを格納したＲＯＭ３など を含む静止形保護リレーの回路図であり、ＣＰＵ１は、ＲＯＭ３からデータを読 み出す場合、ＲＯＭ３のＯＥ（アウトプットイネーブル）端子をローアクティブ にした状態で、アドレス入力端子にアドレスを設定し、データ端子からデータを 読み出している。このアドレス入力端子にアドレスを設定する場合は、ＣＰＵ１ からアドレス直接設定信号を送るのではなく、アドレスラッチ回路２を通して送 ることにしている。すなわち、ＣＰＵ１から読みたいデータのアドレス信号が出 力されるとアドレスはアドレスラッチ回路２により一時記憶され、タイミングを 見てアドレスラッチ回路２からＲＯＭ３に送られる。ＲＯＭ３はＣＰＵ１からＲ Ｄ信号が来ていることを条件に、データバスを介してＣＰＵ１にデータを送出す る。

【０００３】 また、アドレスラッチ回路２にはＣＰＵ１内部のクロック回路により作成され たＡＬＥ（アドレスラッチイネーブル）信号（例えば数ＭＨｚの繰り返しパルス で構成される）が常時入力されていて、アドレスラッチ回路２は、このＡＬＥ信 号が入っている時のみアドレスデータをラッチすることができる。 さらに、ＡＬＥ信号は監視用ＩＣ４のＳＴ（セット）端子にも入力されている 。監視用ＩＣ４はＡＬＥ信号が一定時間以上消滅すると、ＲＳＴ（リセット）端 子からローレベル信号を出力し、これにより、ＣＰＵ１のＲＳＴ入力がローアク ティブになり、ＣＰＵ１はリセットされることになる。

【０００４】 なお、図４のＲＵＮ出力はＣＰＵ１からのＲＤ信号に連動するもので、例えば ランプを接続すると、ランプはプログラムＲＵＮ時に点灯する。

【０００５】

【考案が解決しようとする課題】

前記の監視用ＩＣ４は、ＣＰＵ１からＡＬＥ信号が出力されている限り、ＣＰ Ｕ１が正常に動作していると判断している。 ところが、ＣＰＵ１が暴走しても完全に動作が停止しない限り、ＡＬＥ，ＲＤ 信号は出力され続ける。つまり、ＣＰＵ１が無限ループに陥った場合などはＲＵ Ｎランプは点灯し続け、ＣＰＵ１もリセットされないので、暴走が発生している にもかかわらず外部に知らせることができない。

【０００６】 したがって、プログラムが暴走しても外観上判断することができない場合があ り、設備の管理に支障をきたし信頼性の低下につながるという問題があった。 そこで、本考案の目的は、上述の技術的課題を解決し、プログラムの暴走をも 判断することができる静止形保護リレーを提供することである。

【０００７】

【課題を解決するための手段】

前記の目的を達成するための請求項１記載の静止形保護リレーは、常時一定の 信号を作成させるプログラムを記憶するＲＯＭを備え、ＣＰＵは前記ＲＯＭに記 憶されたプログラムに基づいて一定の信号を作成し出力するものであり、さらに 、前記ＣＰＵからの信号を常時監視し、信号が消滅すればＣＰＵにリセット信号 を供給する監視手段と、前記ＣＰＵからの信号の有無を外部に表示又は通報する 報知手段とを備えるものである。

【０００８】

【作用】

前記の構成によれば、ＣＰＵは、ＲＯＭに記憶されたプログラムを常時実行す ることにより監視用信号を作成することができる。したがって、ＣＰＵ内部でプ ログラムが暴走すれば、監視用信号は作成されなくなるので、監視手段は、この ことを直ちに検知してＣＰＵの動作を中止させることができる。また、報知手段 は外部の点検者にＣＰＵの異常を伝えることができる。

【０００９】

【実施例】

以下実施例を示す添付図面によって詳細に説明する。 図１は、ＣＰＵ１、繰り返し信号を作成させるためのプログラムを記憶するＲ ＯＭ３，監視手段として機能する監視用ＩＣ４、並びに報知手段として機能する フリップフロップ５及び補助リレー７等の接続状態を示す回路図である。

【００１０】 ＣＰＵ１は、系統の電圧、電流の一方又は双方を入力として与えられたリレー 機能を遂行すべく動作するものであるとともに、図２のフローチャートに示すよ うにメインルーチン（図２(a) ）の中にパルス出力プログラム（図２(b) ）を組 み込むことにより、前記ＲＯＭ３に記憶されたプログラムに基づいてパルスを発 生させる。これにより、図３(a) に示すように、一定周期Ｔ2 の繰り返し信号を 作成しＰＦ端子より出力するものである。

【００１１】 監視用ＩＣ４は、ＣＰＵ１のＰＦ端子からの一定周期Ｔ2 の繰り返し信号を入 力しており、この繰り返し信号が途絶えると、ＲＳＴ端子から一定周期Ｔ1 （例 えば１秒）のローパルスを出力する（図３(b) 参照）。 監視用ＩＣ４のＲＳＴ端子は、ＣＰＵ１のＲＥＳＥＴ端子に接続されており、 ＣＰＵ１は、このＲＥＳＥＴ端子にローパルスが入力されるたびに現在行ってい る処理を中止し自己の状態にリセットをかける。

【００１２】 監視用ＩＣ４のＲＳＴ端子はまた、フリップフロップ５のＢ端子に接続されて おり、フリップフロップ５は、このＢ端子にローパルスの入力されると、Ｔ1 ＜ （ＲＣ時定数）であれば、Ｑ端子をハイレベルにし続ける。そして、これにより フォトカプラー６が導通し補助リレー７を動作させ補助リレー７の接点７ａをオ ンにさせる。なお、ローパルスの入力がなくなる状態がＲＣ時定数以上続くと、 Ｑ端子の出力はローレベルになり、補助リレー７は復帰する。

【００１３】 なお、８は遅延回路であり、フリップフロップ５の電源オン直後Ｑ端子をハイ レベルにするという誤動作を防止するためのものである。 また、監視用ＩＣ４のＲＳＴ端子は直接外部に引き出されており、ここに例え ば点灯回路を接続することにより、ＣＰＵ１にリセットがかかったことを知らせ ることができる。

【００１４】 以上のような構成のため、ＣＰＵ１のプログラムの暴走等が発生すると、ＰＦ 端子からの繰り返し信号が停止されるため、監視用ＩＣ４のＲＳＴ端子からロー パルスが出力されてフリップフロップ５の状態が変わり、これによりフォトカプ ラー６が導通して補助リレー７が動作する。この補助リレー７の接点７ａにブザ ーなどを接続しておけば、ＣＰＵ１の異常を外部に確実に知らせることができる 。また、監視用ＩＣ４のＲＳＴ端子からローパルスが出力されるとＣＰＵ１にリ セットをかけることもできるので、プログラムの暴走を速やかに停止させること ができる。

【００１５】

【考案の効果】

以上のように本考案の静止形保護リレーによれば、監視用信号をプログラムに より作成しているので、ＣＰＵ内でプログラムが暴走すれば直ちにこのことを検 知することができる。そして、ＣＰＵの動作を中止させ、かつ、そのことを外部 に通報することができるようになるので、ＣＰＵの異常を的確に検出でき、設備 の信頼性を向上させることができる。

【図面の簡単な説明】

【図１】ＣＰＵ１、繰り返し信号を作成させるためのプ
ログラムを記憶するＲＯＭ３，監視手段として機能する
監視用ＩＣ４、並びに報知手段として機能するフリップ
フロップ５及び補助リレー７等の接続状態を示す回路図
である。

【図２】(a) はメインルーチンのフローチャート、(b)
はパルス出力手順を示すフローチャートである。

【図３】ＣＰＵ１のＰＦ端子の繰り返し信号出力(a) 、
監視用ＩＣ４のＲＳＴ端子からローパルスが出力(b) 、
及びフリップフロップ５のＱ端子のレベル出力(c) を示
す波形図である。

【図４】ＣＰＵ１、監視用ＩＣ４、プログラムデータを
格納したＲＯＭ３などを含む従来の静止形保護リレーの
回路図である。

【符号の説明】

１ ＣＰＵ ３ ＲＯＭ ４ 監視用ＩＣ ５ フリップフロップ ７ 補助リレー

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】系統の電圧及び電流の一方又は双方を入力
   として動作するＣＰＵを内蔵した静止形保護リレーであ
   って、 常時一定の信号を作成させるためのプログラムを記憶す
   るＲＯＭを備え、 前記ＣＰＵは前記ＲＯＭに記憶されたプログラムに基づ
   いて一定の信号を作成し出力するものであり、 さらに、ＣＰＵからの前記信号を常時監視し、信号が消
   滅すればＣＰＵにリセット信号を供給する監視手段と、
   ＣＰＵからの前記信号の有無を外部に表示又は通報する
   報知手段とを備えることを特徴とする静止形保護リレ
   ー。