JPH05334099A - 状態設定レジスタの書込回路 - Google Patents

Abstract

(57)【要約】 【目的】 状態設定レジスタの書込回路に関し、状態設
定レジスタと予備記憶領域へ書き込みを行う際、割込を
生じさせない手段を提供することにより、プログラムの
作成時に考慮する煩雑な作業を解消し、誤りを侵す可能
性を削除することを目的とする。 【構成】 装置の内部状態を設定する状態設定レジス
タ13と、該状態設定レジスタ13の内容を読み取るため同
一内容を書き込む予備記憶領域14と、を有し、該状態設
定レジスタ13へ書込んだ場合は引き続いて該予備記憶領
域14への書込みを行う装置の状態設定レジスタの書込回
路であって、該状態設定レジスタ13と該予備記憶領域14
への書込みを同時に行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は装置の内部状態を設定す
る状態設定レジスタの書込回路に関する。

【０００２】

【従来の技術】従来からマイクロプロセッサ（以下ＭＰ
Ｕと略する）で制御される装置は、処理の複雑化に伴
い、いくつかの割り込みレベルを使ったファームウェア
制御が採用されている。また、このような装置は、ハー
ドウエアの状態を設定するための状態設定レジスタや、
ハードウエアの状態を読み取るための状態読取レジスタ
を持っており、それぞれファームウェアで書込み及び読
み取りができる。

【０００３】図３は従来の装置の構成図である。図にお
いて、１１はＭＰＵであって、装置を制御するものであ
る。１２はアドレスデコーダであって、ＭＰＵ11から出
力されるアドレスバスのアドレス信号をデコードして出
力するものである。１３は状態設定レジスタであって、
ハードウエアの状態を設定するものである。１４は予備
記憶領域であって、該状態設定レジスタ13の内容を読み
取るため同一内容を書き込むものである。１５は状態読
取レジスタであって、ハードウエアの状態信号が保持さ
れておりＭＰＵが読み取るためのものである。

【０００４】図の装置で、状態設定レジスタ13の設定値
を設定する時は、予備記憶領域14の値を読み出し、ＭＰ
Ｕ11で値を変えたいビットを変更した後状態設定レジス
タ13と予備記憶領域14へ書き込む。状態設定レジスタ13
や状態読取レジスタ15は記憶領域と一連のアドレスを持
ち、また予備記憶領域14は記憶領域の一部を予備記憶領
域として割り当てたものであり、それぞれ別のアドレス
をもっている。そこで予備記憶領域14への書込みは状態
設定レジスタ13への書込みとシリアルにおこなわなけれ
ばならない。

【０００５】これらの処理は従来ファームウェアで行わ
れていた。図４は従来の装置で割込発生時の処理フロー
チャートである。本来の処理はステップ81→ステップ82
→ステップ83→ステップ84と進むように設定されてい
る。

【０００６】すなわちステップ81で予備記憶領域14から
状態設定レジスタ13の内容の複写"00000000 "を読み出
す。そして、ステップ82でビット０の値を変更すると"
00000001 "となる。ステップ83で状態設定レジスタ13に
その内容" 00000001 "を書込む。続いてステップ84で予
備記憶領域14に同一内容を書き込む。

【０００７】これで状態設定レジスタ13の設定が完了し
たことになる。しかし、ステップ83からステップ84の間
に、より優先度の高い割り込みが発生しその処理の中で
同じ状態設定レジスタ13の別のビットを変更しようとす
る場合がある。図のステップ83の後で割込が発生してス
テップ91に進む場合である。このときステップ83の処理
の状態はすべて退避されるが状態設定レジスタ13の内容
は退避されないものとする。割込処理の中でステップ91
で予備記憶領域14から状態設定レジスタ13の内容の複
写" 00000000 "を読み出す。そして、ステップ92でビッ
ト１の値を変更すると" 00000010 "となる。ステップ93
で状態設定レジスタ13にその内容" 00000010 "を書込
む。続いてステップ94で予備記憶領域14に同一内容を書
き込む。そして割込処理を終了してすべての退避情報を
復旧して元のステップ84へ戻る。

【０００８】ステップ84では元の内容" 00000001 "が予
備記憶領域14に書き込まれる。このように途中に割込が
入ると、割込処理の中で変更したビットの値が、割り込
み解除後に予備記憶領域14へ書き込む時に、割り込み処
理の中で状態設定レジスタ13に設定したビットがあるこ
とが分からないため、割り込み処理が発生する前の状態
に戻してしまうことになる。そこで状態設定レジスタ13
の内容と予備記憶領域14の内容に相違が生じて、これが
障害の原因となる。

【０００９】そこで、従来はさらに割り込みを禁止する
処理を行うようにしていた。図５は従来の装置で割込禁
止時の処理フローチャートである。即ち状態設定レジス
タ13を設定する場合はステップ80で割り込みマスクを設
定して割り込みを禁止する。その後従来の処理を行い状
態設定レジスタ13と予備記憶領域14への書き込みを行う
( ステップ81→ステップ82→ステップ83→ステップ84)
。書込みが終了するとステップ85で割り込みマスクを
解除する。

【００１０】

【発明が解決しようとする課題】従って、従来はこのよ
うな事態の発生を防止するため、割込を防止するための
割込マスクを設定した後、状態設定レジスタ13と予備記
憶領域14へ書き込みを行い、その後割込マスクを解除す
ることを行っていた。

【００１１】しかし、このような処理を毎回プログラム
の作成時に考慮することは煩雑であり、この処理を忘れ
るという誤りを犯すこともある。本発明はこのような点
にかんがみて、状態設定レジスタと予備記憶領域へ書き
込みを行う際、割込を生じさせない手段を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】上記の課題は下記の如く
に構成された状態設定レジスタの書込回路によって解決
される。

【００１３】図１は、本発明の原理図である。装置の内
部状態を設定する状態設定レジスタ13と、該状態設定レ
ジスタ13の内容を読み取るため同一内容を書き込む予備
記憶領域14と、を有し、該状態設定レジスタ13へ書込ん
だ場合は引き続いて該予備記憶領域14への書込みを行う
装置の状態設定レジスタの書込回路であって、該状態設
定レジスタ13と該予備記憶領域14への書込みを同時に行
うように構成する。

【００１４】

【作用】書込み回路30により状態設定レジスタ13と予備
記憶領域14への書込みを同時に行う。

【００１５】このことにより、状態設定レジスタ13と予
備記憶領域14への書込みを逐次的に処理しなくなったた
め状態設定レジスタ13と予備記憶領域14への書込みの間
に割り込みが入って、状態設定レジスタ13と予備記憶領
域14の内容の不一致が生ずるということがなくなる。

【００１６】

【実施例】図２は、本発明の実施例の構成図であり、状
態設定レジスタの書込み回路の詳細を示すものである。
図において、１６はデコーダであって、状態設定レジス
タ13や予備記憶領域14を指定する信号をアドレス信号か
ら生成するものである。このとき状態設定レジスタ13を
指定する信号はＲ／Ｗ信号も同時に論理積をとる。

【００１７】１７はタイミングパルス発生回路であっ
て、ＭＰＵからのタイミング信号に基いて読み出し及び
書込みを行うタイミングパルスを発生するものである。
その他、図３と同一符号の物は同一物である。

【００１８】本発明の実施例では状態設定レジスタ13と
予備記憶領域14のアドレスを同一にする。状態設定レジ
スタ13の設定値を変更するために予備記憶領域14の値を
読み込む時、ＭＰＵ11は予備記憶領域14のアドレスを出
力し、Ｒ／Ｗ信号R を読出状態にする。デコーダ16で
は、アドレスバスのアドレス信号A とＲ／Ｗ信号R から
状態設定レジスタ13と予備記憶領域14を選択する信号を
生成する。この場合は読出状態なので状態設定レジスタ
13を選択する信号は出力されない。

【００１９】タイミング信号T と予備記憶領域14の選択
信号SSをうけたタイミングパルス発生回路17は予備記憶
領域14にタイミングパルスを送出し、予備記憶領域14は
アドレスバスのアドレス信号A とＲ／Ｗ信号R とタイミ
ングパルス発生回路17からのタイミングパルスを受けて
動作し読出しを行い読出出力はデータバスに出力されＭ
ＰＵ11に送られる。

【００２０】ＭＰＵ11は読み出した予備記憶領域14の内
容を変更後、状態設定レジスタ13と予備記憶領域14へ書
き込む時、ＭＰＵ11は予備記憶領域14のアドレスを出力
し、Ｒ／Ｗ信号を書込み状態にして、データバスから設
定する情報を送出し、タイミング信号T を送出する。

【００２１】デコーダ16では、アドレス信号A とＲ／Ｗ
信号R から状態設定レジスタ13と予備記憶領域14への選
択信号を生成し、タイミングパルス発生回路17は、状態
設定レジスタ13と予備記憶領域14にそれぞれのタイミン
グパルスを送出する。そこで、状態設定レジスタ13はデ
ータバスのデータ信号D とタイミングパルス発生回路17
からのタイミングパルスを受けて動作し書込みを行う。

【００２２】また、予備記憶領域14も同時にアドレスバ
スのアドレス信号A とＲ／Ｗ信号Rとデータバスのデー
タ信号D とタイミングパルス発生回路17からのタイミン
グパルスを受けて指定アドレスに書込みを行う。

【００２３】この結果、状態設定レジスタ13とその予備
記憶領域14の両方に同時に書き込むことになる。上記の
如く状態設定レジスタ13とその予備記憶領域14の両方に
同時に書き込むようにすれば、途中で割り込みが入って
両者の内容が食い違うことはなくなる。

【００２４】この時の同時とは全く物理的に同時である
必要はなく割り込みの入らない範囲での同時であること
は勿論である。ここで状態設定レジスタが複数ある場合
や状態読取レジスタが複数ある場合も同様の構成を実現
できる。

【００２５】また本実施例では状態設定レジスタと予備
記憶領域とのアドレスを同一にしたが、必ずしも同一で
ある必要はなく、同時に書き込むことができる構成であ
ればよいことは勿論である。

【００２６】

【発明の効果】以上の説明から明らかなように本発明に
よれば状態設定レジスタと予備記憶領域へ書き込みを行
う際、割込を生じさせない手段を提供することにより、
プログラムの作成時に考慮する煩雑な作業を解消し、誤
りを侵す可能性を削除するという著しい工業的効果があ
る。

【図面の簡単な説明】

【図１】 本発明の原理図

【図２】 本発明の実施例の書込み回路の構成図

【図３】 従来の装置の構成図

【図４】 従来の装置で割込発生時の処理フローチャー
ト

【図５】 従来の装置で割込禁止時の処理フローチャー
ト

【符号の説明】

１１ ＭＰＵ １２ アドレスデ
コーダ １３ 状態設定レジスタ １４ 予備記憶領
域 １５ 状態読取レジスタ １６ デコーダ １７ タイミングパルス発生回路 ８０〜８５，９１〜９４ 動作ステップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 装置の内部状態を設定する状態設定レジ
   スタ(13)と、該状態設定レジスタ(13)の内容を読み取る
   ため同一内容を書き込む予備記憶領域(14)と、を有し、
   該状態設定レジスタ(13)へ書込んだ場合は引き続いて該
   予備記憶領域(14)への書込みを行う装置の状態設定レジ
   スタの書込回路であって、該状態設定レジスタ(13)と該
   予備記憶領域(14)への書込みを同時に行うことを特徴と
   する状態設定レジスタの書込回路。