JPH0743668B2

JPH0743668B2 - アクセス制御装置

Info

Publication number: JPH0743668B2
Application number: JP60080689A
Authority: JP
Inventors: 秀彦西田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-04-16
Filing date: 1985-04-16
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPS61239341A

Description

【発明の詳細な説明】〔概要〕記憶部へのメモリアクセスの送出に応答して制御され、
アクセスする記憶部のビジー管理単位であるメモリバン
クに対応してビジー信号を送出するビジー制御回路と、
複数のポートからのメモリアクセスより１つを選択して
上記記憶部に送出する選択回路とを備えて、上記記憶部
へのメモリアクセスを前記するアクセス制御部におい
て、上記ビジー制御回路は、１タイミングサイクル毎
に、上記メモリアクセスの種別を判別して所定サイクル
の間、上記選択回路への入力を禁止するビジー信号を生
成すると共に、先行する上記メモリアクセスによって生
成されたビジー信号と、後続するメモリアクセスの種別
に基づいて、上記選択回路への入力を許可するようにし
たものである。

（産業上の利用分野〕本発明は、複数の種類のメモリアクセスを処理するメモ
リアクセス制御回路を有するシステムにおけるメモリビ
ジーチェック方式に関する。

一般に、計算機システムにおける記憶部は、バッファメ
モリを除くと、通常数サイクルを使用して読み出し、書
き込みを行っている。

この数サイクルの間は、同一エリア（一般には、バンク
対応）に対するアクセスを禁止する必要がある。

このアクセス禁止制御を行うのに、該当するメモリ領域
にアクセス中の間、その領域が使用中であることを示す
ビジー信号を使用状態と認識する方式が良く使われる。

この方式では、新たなメモリアクセスは、自アクセス要
求がアクセスしたいメモリ領域に対応する上記ビジー信
号を参照し、未使用状態であればアクセスし、使用状態
なら未使用状態になる迄待ってアクセスするように動作
する。

上記メモリアクセスには、通常次の３種類が有る。即
ち、読み出しアクセス。

全書き込みアクセス。

部分書き込みアクセス。

である。

はメモリの内容を読み出すアクセスであり、は該計
算機システムでの処理単位（例えば、８バイト）の総て
を書き替えるアクセスであり、は上記処理単位の一部
を書き替えるアクセスである。

従来から、，は当該アクセス要求がアクセス選択回
路で選択された後、１メモリアクセス処理サイクルを使
用するだけであったので問題はなかったが、では、該
アクセス選択回路で選ばれると、先ずメモリデータを読
み出し、該データの一部を書き込みデータで置き換えた
後、新たなデータに対するチェックビットを生成後、今
度は全書き込みアクセスとして、再度上記選択回路で選
択された後、メモリアクセスする。

つまり、メモリは２メモリアクセス処理サイクル間使用
され、メモリアクセス選択回路は２度使用される事とな
る。

従って、多くの処理装置からのメモリアクセスを一個の
選択回路で処理しようとするシステムにおいては、上記
のようにメモリアクセス選択回路を２度使用する従来の
方式では、スループットが大きくならなかった。

そこで、この問題を解決する為に、上記〜の何れの
メモリアクセスにおいても、メモリアクセス選択回路は
一度だけしか使用しない方式がある。

この方式は、上記の部分書き込みアクセスが選択回路
で選ばれると、先ず、メモリデータを読み出し、一定サ
イクル後に書き込みアクセスを記憶部に送出するもので
あるので、該書き込みアクセスがメモリに送出されるタ
イミングが、上記選択回路で該部分書き込みアクセスが
選ばれた時点で規定される為、当該メモリ領域に対する
使用時間が長くなる問題があり、効果的なメモリビジー
チェック方式が待たれていた。

〔従来の技術〕

第３図は従来のメモリアクセス回路をブロック図で示し
たものであり、第４図はその時のアクセス動作をタイム
チャートで示したものである。以下、全図を通じて同じ
符号は同じ対象物、或いは処理を示しているものとす
る。

先ず、第３図を使用して、従来方式による、上記〜
の各メモリアクセスの動作を説明する。

ユニット０からのメモリアクセスが、ポート（UOAC）１
に設定され、このアクセスが選択回路（SEL）２で選ば
れると、パイプインT1と、BUSY制御回路３に入力され
る。以降の動作は、アクセスの種類によって異なるもの
となる。

読み出しアクセス（FETCH）：選択回路（SEL）２で選ばれたメモリアクセスのアドレ
ス部がセレクタ（SEL1）４で選ばれ、メモリアドレスレ
ジスタ（MAR）５に設定される。

続いて、記憶部（MEM）６に対して読み出しが指示さ
れ、一定時間後に読み出されたデータはリードレジスタ
（MRD）７に設定れ、アクセス元装置へ送出される。

この時の動作を、第４図（１）に示してある。本図にお
いて、MEM ACCは実際のメモリ動作（即ち、リード動
作）を示しており、BUSYは当該メモリ領域に対する、次
の新たなアクセスの選択を禁止する期間である。

全書き込みアクセス（FULL STORE）：パイプラインT2のタイミングで、セレクタ（SEL2）10に
より、ポート（UOWD）９からの書き込みデータがレジス
タ（WDa）11に設定され、チェックビット作成回路1cで
チェックビットが生成された後、セレクタ（SEL3）12を
通して、書き込みデータレジスタ（MWD）８に設定され
る。

この時点にタイミングを合わせて、パイプラインT3よ
り、当該アクセスのアドレス部がセレクタ（SEL1）４を
通して、メモリアドレスレジスタ（MAR）５に設定さ
れ、記憶部（MEM）６に書き込みが指示される。

この時の動作が、第４図（２）に示されている。この場
合のMEM ACCはライト動作である。

部分書き込みアクセス（PARTIAL STORE）：選択回路（SEL）２で選ばれたアクセスのアドレス部が
セレクタ（SEL1）４で選ばれ、メモリアドレスレジスタ
（MAR）５に設定される。

続いて、記憶部（MEM）６に対して読み出しが指示さ
れ、一定時間後に読み出されたデータは、リードデータ
レジスタ（MRD）７、及びシフトレジスタを通して、マ
ージ回路（MERGE）13に入力される。

一方、書き込みデータはパイプラインT2のタイミング
で、ポート（UOWD）９よりレジスタ（WDa）11に設定さ
れ、シフトレジスタを通して、上記マージ回路（MERG
E）13に入力される。

マージ回路（MERGE）13においては、上記記憶部（MEM）
６から読み出されたデータの内、書き込みデータが指示
された部分が、該書き込みデータに置き換えられ、チェ
ックビット作成・エラーチェック回路2c、レジスタ（WD
b）14、データ訂正回路3c、及びセレクタ（SEL3）12を
通して、書き込みデータレジスタ（MWD）８に設定され
る。

これとタイミングを合わせて、パイプラインT8より、該
メモリアクセスのアドレス部がセレクタ（SEL1）４を通
して、メモリアドレスレジスタ（MAR）５に設定され、
記憶部（MEM）６に書き込みが指示される。

この時の動作をタイムチャートで示したものが第４図
（３）である。

〔発明が解決しようとする問題点〕

このように、従来方式においては、第４図に示したタイ
ムチャートから明らかな如く、それぞれのメモリアクセ
ス〜において、BUSYで示すタイミングで、選択回路
（SEL）２が他のメモリアクセスを選択すると、MEM ACC
で示されている実際のメモリ動作を乱す恐れがある為、
そのタイミングでの該当するメモリへのアクセスを選択
回路（SEL）２において禁止していた。

然し、実際に記憶部（MEM）６を使用しているタイミン
グはMEM ACCで示すタイミングであるから、従来方式に
おいては余分なタイミング迄禁止していることになり、
メモリアクセスの効率を著しく悪くしている問題があっ
た。

本発明は上記従来の欠点に鑑み、上記〜で示したメ
モリアクセスによって、実際に記憶部（MEM）６を使用
しているタイミング、即ちMEM ACCが、BUSYタイミング
と異なることに着目し、効率良くメモリビジーチェック
を行って、メモリアクセスのスループットの大幅な向上
を図る方法を提供することを目的とするものである。

〔問題を解決するための手段〕

第１図は本発明の概念を示す図である。

本発明を実施して、複数のBUSY信号が示すビジー態様
を、各アクセスの種類毎に示したものが、本図の（ｂ）
〜（ｄ）であって、（ｂ）は読み出しアクセス（FETC
H）の場合を示し、（ｃ）は全書き込みアクセス（FULL
STORE）の場合を示し、（ｄ）は部分書き込みアクセス
（PARTIAL STORE）の場合を示している。

（１）〜（３）は本発明による複数本のメモリビジー信
号と、そのビジー（BUSY）信号が示すビジー態様によっ
て、禁止すべきメモリアクセスの種類との関係を示した
ものである。

本図（１）〜（３）から明らかな如く、本発明において
は、前述のBUSYを複数の信号で示すようにし、該複数の
BUSY信号の示す値によって、禁止すべきメモリアクセス
の種類を示すように構成する。

本発明の原理は、本図から明らかな如く、それぞれのメ
モリアクセスにおいて、前述のMEM ACC｛即ち、実際に
記憶部（MEM）６が動作しているタイミング｝が重なら
ないように、それぞれのメモリアクセスに対して、許容
できる他のメモリアクセスの種類を定めている所に特徴
がある。

例えば、（ｂ）の読み出しアクセス（FETCH）の場合の
実際に記憶部６を使用するMEM ACCは、選択回路（SEL）
２での選択後３τ目から３τの間であり、BUSY区間の＊
で示したタイミングに発生した読み出しアクセス（FETC
H），部分書き込みアクセス（PARTIAL STORE）のみの選
択回路（SEL）２への入力を禁止すれば、最も効率の良
いメモリアクセスができるようになることが分かる。

（ｃ）の全書き込みアクセス（FULL STORE）の場合に
は、実際に記憶部６を使用するMEM ACCは選択回路（SE
L）２での選択後６τ目から３τの間であり、BUSY区間
の最初の◎で示したタイミングで発生するアクセスはど
の種類のアクセスでもMEM ACCが重なることとなり全種
類のメモリアクセスが禁止される。次の＊で示したタイ
ミングでは、このタイミングで発生した読み出しアクセ
ス（FETCH）及び部分書き込みアクセス（PARTIAL STOR
E）のみの選択回路（SEL）２への入力を禁止すればよ
い。

同様にして、（ｄ）の部分書き込みアクセス（PARTIAL
STORE）の場合には、実際に記憶部６を使用するMEM ACC
は選択回路（SEL）２での選択後３τ目から３τの間と1
1τ目から３τの間であり、BUSY区間の最初の＊で示し
たタイミングでは（ｂ）読み出しアクセス（FETCH）の
場合と同じく、このタイミングで発生した読み出しアク
セス（FETCH）及び部分書き込みアクセス（PARTIAL STO
RE）のみの選択回路（SEL）２への入力を禁止する。次
の○で示したタイミングでは、６τ目から10τ目迄の間
に、読み出しアクセスが可能であり、14τ以降に部分書
き込みアクセス（PARTIAL STORE）が可能であるため、
全書き込みアクセス（FULL STORE）だけを禁止すればよ
い。その次の◎及び＊で示したタイミングでは（ｃ）の
全書き込みアクセス（FULL STORE）の場合と同じく、◎
で示したタイミングでは全アクセス禁止、＊で示したタ
イミングでは読み出しアクセス（FETCH）及び部分書き
込みアクセス（PARTIAL STORE）のみを禁止すれば良い
ことになる。

〔作用〕

即ち、本発明によれば、記憶部へのメモリアクセスの送
出に応答して制御され、アクセスする記憶部のビジー管
理単位であるメモリバンクに対応してビジー信号を送出
するビジー制御回路と、複数のポートからのメモリアク
セスより１つを選択して上記記憶部に送出する選択回路
とを備えて、上記記憶部へのメモリアクセスを制御する
アクセス制御部において、上記ビジー制御回路は、１タ
イミングサイクル毎に、上記メモリアクセスの種別を判
別して所定サイクルの間、上記選択回路への入力を禁止
するビジー信号を生成すると共に、先行する上記メモリ
アクセスによって生成されたビジー信号と、後続するメ
モリアクセスの種別に基づいて、上記選択回路への入力
を許可するように制御するするものであるので、従来方
式においては、ビジー期間中となる場合においても、ア
クセスの種類が異なれば、アクセスが可能なメモリアク
セスが存在することになり、メモリアクセスのスループ
ットを大幅に向上させることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示したもの
で、第３図と同じ符号は同じ対象物を示し、デコーダ
（DEC）21,23及びB0（バンク０）用チェック回路24が本
発明を実施するのに必要な機能ブロックである。

先ず、ユニット０からポート（UOAC）１にメモリアクセ
ス情報がセットされると、該アクセスの種類を示すOPC
部がデコーダ（DEC）21でデコードされ、ビジー管理用
に使用されるバンクアドレス部分（AD）がデコーダ（DE
C）22によってデコードされる。

デコーダ（DEC）21においては、第１図（ａ）のBUSYビ
ット（BIT）0,1に対応して定められている、禁止すべき
メモリアクセスの種類をデコードしている。

即ち、該デコード出力の内、‘F'はFETCHアクセスを示
し、‘PST'はPARTIAL STOREアクセスを示し、‘FST'はF
ULL STOREアクセスを示している。

デコーダ（DEC）23においては、バンク対応（即ち、B0
〜B3）に上記BUSYビット（BIT）0,1を出力し、上記B0
（バンク０）用チェック回路24において、図示の論理を
取ることにより、第１図（ａ）が示すアクセス禁止出力
を選択回路（SEL）２に入力することができる。

前述のように、一般に、複数個の装置からのメモリアク
セスを集中制御する方式のシステムの場合、同一メモリ
バンクに対するアクセスがぶつかる可能性が多くなる
が、本発明を実施した場合には、該メモリアクセスの種
類が異なればアクセス可能となる場合があり、メモリア
クセスのスループットを大幅に向上させることが期待で
きるという特徴がある。

〔発明の効果〕以上、詳細に説明したように、本発明のメモリビジーチ
ェック方式は、記憶部へのメモリアクセスを制御するア
クセス制御回路において、メモリアクセスの種類によ
り、複数ビットからなるメモリビジー信号で表示できる
ビジーパターンを異なったシーケンスで生成する手段を
設けることにより、該メモリビジーパターンに対応し
て、選択的にメモリアクセスの禁止を行うことができる
ようにしたものであるので、従来方式においては、ビジ
ー期間中となる場合においても、アクセスの種類が異な
れば、アクセスが可能なメモリアクセスが存在すること
になり、メモリアクセスのスループットを大幅に向上さ
れることができる効果がある。

【図面の簡単な説明】

第１図は本発明の概念を説明する図，第２図は本発明の一実施例をブロック図で示した図，第３図は従来のメモリアクセス回路をブロック図で示し
た図，第４図は従来のメモリアクセス動作をタイムチャートで
示した図，である。図面において、１はポート（U0AC,U1AC,U2AC）２は選択回路（SEL）３はBUSY制御回路４はセレクタ（SEL1）５はメモリアドレスレジスタ（MAR）６は記憶部（MEM）７はリードデータレジスタ（MRD）８書き込みデータレジスタ（MWR）９はポート（U0WD,U1WD,U2WD） 10はセレクタ（SEL2） 11はレジスタ（WDa） 12はセレクタSEL3） 13はマージ回路（MERGE） 14はレジスタ（WDb） 21,22,23はデコーダ（DEC） 24はB0用チェック回路 1C,2C,3Cはチェック，訂正回路 T1,T2,T3〜T8はパイプラインをそれぞれ示す。

Claims

【特許請求の範囲】

【請求項１】記憶部へのメモリアクセスの送出に応答し
て制御され、アクセスする記憶部のビジー管理単位であ
るメモリバンクに対応してビジー信号を送出するビジー
制御回路（３）と、複数のポートからのメモリアクセス
より１つを選択して上記記憶部に送出する選択回路
（２）とを備えて、上記記憶部へのメモリアクセスを制
御するアクセス制御装置において、上記ビジー制御回路（３）は、１タイミングサイクル毎
に、先行するメモリアクセスの種別を判別して上記選択
回路（２）への後続するメモリアクセスの入力を禁止す
るビジー信号を生成すると共に、先行するメモリアクセスによって生成されたビジー信号
と、後続するメモリアクセスの種別に基づいて、１タイ
ミングサイクル毎に、上記選択回路（２）への後続する
メモリアクセスの入力を許可することを特徴とするアク
セス制御装置。