JPH05334267A - 並列プロセッサ - Google Patents
並列プロセッサInfo
- Publication number
- JPH05334267A JPH05334267A JP14127492A JP14127492A JPH05334267A JP H05334267 A JPH05334267 A JP H05334267A JP 14127492 A JP14127492 A JP 14127492A JP 14127492 A JP14127492 A JP 14127492A JP H05334267 A JPH05334267 A JP H05334267A
- Authority
- JP
- Japan
- Prior art keywords
- global
- data
- processors
- arithmetic processing
- processing units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】グローバルデータの更新に伴うプロセス間通信
を高速化し、動作速度の向上を図ることを目的とする。 【構成】複数のプロセッサのそれぞれに演算処理単位を
分担させていくつかの演算処理単位からなる一連の処理
を並列的に実行する並列プロセッサにおいて、前記演算
処理単位の２つ以上に共通するグローバルデータを格納
するグローバルレジスタを具備し、該グローバルレジス
タは、１つの演算に必要な基本の書き込みポートおよび
読み出しポートの組を、少なくとも前記プロセッサの数
だけ備えることを特徴とする。
を高速化し、動作速度の向上を図ることを目的とする。 【構成】複数のプロセッサのそれぞれに演算処理単位を
分担させていくつかの演算処理単位からなる一連の処理
を並列的に実行する並列プロセッサにおいて、前記演算
処理単位の２つ以上に共通するグローバルデータを格納
するグローバルレジスタを具備し、該グローバルレジス
タは、１つの演算に必要な基本の書き込みポートおよび
読み出しポートの組を、少なくとも前記プロセッサの数
だけ備えることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、１つのデータ処理タス
クを、平行して処理を行うことのできるいくつかのサブ
タスク（演算処理単位；例えばプロセス）に分割し、こ
のサブタスクを各プロセッサに割り当てて同時平行的に
処理を行わせる並列プロセッサに関する。
クを、平行して処理を行うことのできるいくつかのサブ
タスク（演算処理単位；例えばプロセス）に分割し、こ
のサブタスクを各プロセッサに割り当てて同時平行的に
処理を行わせる並列プロセッサに関する。
【０００２】
【従来の技術】図２は、従来の並列プロセッサの構成図
である。Ｐ1 、Ｐ2 、……、Ｐn は、２次キャッシュメ
モリ（以下、２次キャッシュと略す）ＳＣ1 、ＳＣ2 、
……ＳＣn およびバスＢを介して主記憶メモリ（以下、
主記憶と略す）Ｍを共有するｎ個のプロセッサであり、
これらのプロセッサＰ1 〜Ｐn は、何れも、命令フェッ
チ・デコードユニットＦＤi （ｉは１〜ｎ）、演算ユニ
ットＡＬi 、命令キャッシュＣＣi 、データキャッシュ
ＤＣi およびレジスタファイルＲＦi 等を含み、ｎ個の
プロセッサでｎ演算処理単位（例えばｎプロセス）の並
列プロセッサを構成する。
である。Ｐ1 、Ｐ2 、……、Ｐn は、２次キャッシュメ
モリ（以下、２次キャッシュと略す）ＳＣ1 、ＳＣ2 、
……ＳＣn およびバスＢを介して主記憶メモリ（以下、
主記憶と略す）Ｍを共有するｎ個のプロセッサであり、
これらのプロセッサＰ1 〜Ｐn は、何れも、命令フェッ
チ・デコードユニットＦＤi （ｉは１〜ｎ）、演算ユニ
ットＡＬi 、命令キャッシュＣＣi 、データキャッシュ
ＤＣi およびレジスタファイルＲＦi 等を含み、ｎ個の
プロセッサでｎ演算処理単位（例えばｎプロセス）の並
列プロセッサを構成する。
【０００３】各プロセッサＰi は、分担するプロセスの
命令やデータを、命令キャッシュＣＣi やデータキャッ
シュＤＣi および２次キャッシュＳＣi を経由して主記
憶Ｍまたは外部から取込み、必要なデータをレジスタフ
ァイルＲＦi に格納するとともに、命令フェッチ・デコ
ードユニットＦＤi の処理結果に従って、所定の演算処
理を実行する。
命令やデータを、命令キャッシュＣＣi やデータキャッ
シュＤＣi および２次キャッシュＳＣi を経由して主記
憶Ｍまたは外部から取込み、必要なデータをレジスタフ
ァイルＲＦi に格納するとともに、命令フェッチ・デコ
ードユニットＦＤi の処理結果に従って、所定の演算処
理を実行する。
【０００４】ここで、レジスタファイルＲＦi に格納さ
れるデータには、１つのプロセスに固有のもの（以下、
ローカルデータ）と、２つ以上のプロセスに共通のデー
タ（以下、グローバルデータ）とが含まれる。グローバ
ルデータのコヒーレンシ（一致性）を保つために、プロ
セッサ間の同期やバスを介した通信が行われる。すなわ
ち、あるプロセスでグローバルデータが更新された場合
は、その更新情報を他のプロセスに伝え、当該他のプロ
セスのグローバルデータを更新する。
れるデータには、１つのプロセスに固有のもの（以下、
ローカルデータ）と、２つ以上のプロセスに共通のデー
タ（以下、グローバルデータ）とが含まれる。グローバ
ルデータのコヒーレンシ（一致性）を保つために、プロ
セッサ間の同期やバスを介した通信が行われる。すなわ
ち、あるプロセスでグローバルデータが更新された場合
は、その更新情報を他のプロセスに伝え、当該他のプロ
セスのグローバルデータを更新する。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の並列プロセッサにあっては、あるプロセスでグロ
ーバルデータを更新した場合には、その更新情報を２次
キャッシュやバスを介して他のプロセスに伝達すること
により、コヒーレンシを保つ構成となっていたため、特
に、グローバルデータの更新頻度が高い場合にはプロセ
ス間通信が頻繁に発生し、処理速度が低下するといった
問題点があった。 ［目的］そこで、本発明は、グローバルデータの更新に
伴うプロセス間通信を高速化し、動作速度の向上を図る
ことを目的とする。
従来の並列プロセッサにあっては、あるプロセスでグロ
ーバルデータを更新した場合には、その更新情報を２次
キャッシュやバスを介して他のプロセスに伝達すること
により、コヒーレンシを保つ構成となっていたため、特
に、グローバルデータの更新頻度が高い場合にはプロセ
ス間通信が頻繁に発生し、処理速度が低下するといった
問題点があった。 ［目的］そこで、本発明は、グローバルデータの更新に
伴うプロセス間通信を高速化し、動作速度の向上を図る
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、複数のプロセッサのそれぞれに演算処理
単位を分担させていくつかの演算処理単位からなる一連
の処理を並列的に実行する並列プロセッサにおいて、前
記演算処理単位の２つ以上に共通するグローバルデータ
を格納するグローバルレジスタを具備し、該グローバル
レジスタは、１つの演算に必要な基本の書き込みポート
および読み出しポートの組を、少なくとも前記プロセッ
サの数だけ備えることを特徴とする。
成するために、複数のプロセッサのそれぞれに演算処理
単位を分担させていくつかの演算処理単位からなる一連
の処理を並列的に実行する並列プロセッサにおいて、前
記演算処理単位の２つ以上に共通するグローバルデータ
を格納するグローバルレジスタを具備し、該グローバル
レジスタは、１つの演算に必要な基本の書き込みポート
および読み出しポートの組を、少なくとも前記プロセッ
サの数だけ備えることを特徴とする。
【０００７】
【作用】本発明では、プロセス間の同期や通信がグロー
バルレジスタを介して直接的に行われる。従って、従来
例のように、２次キャッシュやバスを介して間接的に行
うよりも高速化が図られ、処理速度の低下が回避され
る。
バルレジスタを介して直接的に行われる。従って、従来
例のように、２次キャッシュやバスを介して間接的に行
うよりも高速化が図られ、処理速度の低下が回避され
る。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係る並列プロセッサの一実施例を
示す図である。図１において、Ｐ21、Ｐ22、……、Ｐ2n
はｎ個のプロセッサであり、各プロセッサは命令フェッ
チ・デコードユニットＦＤk （ｋは２１〜２ｎ）、演算
ユニットＡＬk およびローカルレジスタファイルＬＲＦ
k を備える。ＣＣk はプロセッサごとに設けられた命令
キャッシュ、ＤＣは各プロセッサに共通のデータキャッ
シュ、ＧＲＦは同じく各プロセッサに共通のグローバル
レジスタファイル、ＣＢ、ＤＢは図外の主記憶や入出力
部等につながる命令バスおよびデータバスである。ここ
で、グローバルレジスタファイルＧＲＦは、１つの演算
に必要な基本の読み出しポートおよび書き込みポート
（例えば２リードポート＋１ライトポート）の組（ポー
ト部ＰＴ21〜ＰＴ2n）を少なくとも前記プロセッサと同
数（すなわちｎ個）だけ備えており、各プロセッサによ
る同時アクセスが可能になっている。
する。図１は本発明に係る並列プロセッサの一実施例を
示す図である。図１において、Ｐ21、Ｐ22、……、Ｐ2n
はｎ個のプロセッサであり、各プロセッサは命令フェッ
チ・デコードユニットＦＤk （ｋは２１〜２ｎ）、演算
ユニットＡＬk およびローカルレジスタファイルＬＲＦ
k を備える。ＣＣk はプロセッサごとに設けられた命令
キャッシュ、ＤＣは各プロセッサに共通のデータキャッ
シュ、ＧＲＦは同じく各プロセッサに共通のグローバル
レジスタファイル、ＣＢ、ＤＢは図外の主記憶や入出力
部等につながる命令バスおよびデータバスである。ここ
で、グローバルレジスタファイルＧＲＦは、１つの演算
に必要な基本の読み出しポートおよび書き込みポート
（例えば２リードポート＋１ライトポート）の組（ポー
ト部ＰＴ21〜ＰＴ2n）を少なくとも前記プロセッサと同
数（すなわちｎ個）だけ備えており、各プロセッサによ
る同時アクセスが可能になっている。
【０００９】以上の構成において、各命令キャッシュＣ
Ｃk には、命令バスＣＢを介して外部から与えられる命
令列が同時にロードされ、あるいは、それぞれの命令キ
ャッシュに特定の命令列がロードされる。すなわち、一
連の演算処理を構成するいくつかの演算処理単位（例え
ばプロセス）のそれぞれに対応する１つ若しくは複数の
命令列が、命令キャッシュＣＣk ごとにロードされる。
Ｃk には、命令バスＣＢを介して外部から与えられる命
令列が同時にロードされ、あるいは、それぞれの命令キ
ャッシュに特定の命令列がロードされる。すなわち、一
連の演算処理を構成するいくつかの演算処理単位（例え
ばプロセス）のそれぞれに対応する１つ若しくは複数の
命令列が、命令キャッシュＣＣk ごとにロードされる。
【００１０】命令キャッシュＣＣk 内の命令列は、各プ
ロセッサＰk によって順次にフェッチされ、そのデコー
ド結果に従ってデータキャッシュＤＣから演算に必要な
データが取り込まれる。そして、取り込まれたデータの
うち、プロセスに固有のデータ（ローカルデータ）が自
己のローカルレジスタファイルＬＲＦk に格納され、さ
らに、他のプロセスと共通するデータ（グローバルデー
タ）がグローバルレジスタファイルＧＲＦに格納され
る。
ロセッサＰk によって順次にフェッチされ、そのデコー
ド結果に従ってデータキャッシュＤＣから演算に必要な
データが取り込まれる。そして、取り込まれたデータの
うち、プロセスに固有のデータ（ローカルデータ）が自
己のローカルレジスタファイルＬＲＦk に格納され、さ
らに、他のプロセスと共通するデータ（グローバルデー
タ）がグローバルレジスタファイルＧＲＦに格納され
る。
【００１１】従って、本実施例によれば、各プロセスに
共通するグローバルデータが１つのレジスタファイル
（グローバルレジスタファイルＧＲＦ）に格納されるの
で、それぞれのプロセッサ間の同期や通信をこのグロー
バルレジスタＧＲＦを介して直接的に行うことができ、
従来例のように、２次キャッシュやバスを介して間接的
に行うのに比べて高速化することができる。
共通するグローバルデータが１つのレジスタファイル
（グローバルレジスタファイルＧＲＦ）に格納されるの
で、それぞれのプロセッサ間の同期や通信をこのグロー
バルレジスタＧＲＦを介して直接的に行うことができ、
従来例のように、２次キャッシュやバスを介して間接的
に行うのに比べて高速化することができる。
【００１２】ここで、複数のプロセッサ間の同期命令、
例えばLock命令／Unlock命令を利用することにより、グ
ローバルレジスタファイルＧＲＦの同一アドレスのアク
セス競合を回避できる。これは、あるプロセッサ（プロ
セスＡ）がLockステートメントの実行に成功すれば、プ
ロセスＡ以外の他のプロセスは、プロセスＡがUnlockス
テートメントを実行するまでそこに停止しなければなら
ないからである。
例えばLock命令／Unlock命令を利用することにより、グ
ローバルレジスタファイルＧＲＦの同一アドレスのアク
セス競合を回避できる。これは、あるプロセッサ（プロ
セスＡ）がLockステートメントの実行に成功すれば、プ
ロセスＡ以外の他のプロセスは、プロセスＡがUnlockス
テートメントを実行するまでそこに停止しなければなら
ないからである。
【００１３】なお、本実施例のデータキャッシュＤＣに
は、プロセッサ数分の入出力ポートが備えられ、各プロ
セッサによる同時アクセスが可能になっている。このた
め、キャッシュデータの共有化が図られ、プロセッサ間
でのキャッシュ・コヒーレンシが常に保たれる。
は、プロセッサ数分の入出力ポートが備えられ、各プロ
セッサによる同時アクセスが可能になっている。このた
め、キャッシュデータの共有化が図られ、プロセッサ間
でのキャッシュ・コヒーレンシが常に保たれる。
【００１４】
【発明の効果】本発明によれば、グローバルデータの更
新に伴うプロセス間通信を高速化でき、動作速度を向上
することができる。
新に伴うプロセス間通信を高速化でき、動作速度を向上
することができる。
【図１】一実施例のブロック図である。
【図２】従来例のブロック図である。
Ｐ21〜Ｐ2n：プロセッサ ＧＲＦ：グローバルレジスタファイル（グローバルレジ
スタ） ＰＴ21〜ＰＴ2n：ポート部（基本の書き込みポートおよ
び読み出しポートの組）
スタ） ＰＴ21〜ＰＴ2n：ポート部（基本の書き込みポートおよ
び読み出しポートの組）
Claims (1)
- 【請求項１】複数のプロセッサのそれぞれに演算処理単
位を分担させていくつかの演算処理単位からなる一連の
処理を並列的に実行する並列プロセッサにおいて、 前記演算処理単位の２つ以上に共通するグローバルデー
タを格納するグローバルレジスタを具備し、 該グローバルレジスタは、１つの演算に必要な基本の書
き込みポートおよび読み出しポートの組を、少なくとも
前記プロセッサの数だけ備えることを特徴とする並列プ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14127492A JPH05334267A (ja) | 1992-06-02 | 1992-06-02 | 並列プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14127492A JPH05334267A (ja) | 1992-06-02 | 1992-06-02 | 並列プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334267A true JPH05334267A (ja) | 1993-12-17 |
Family
ID=15288081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14127492A Withdrawn JPH05334267A (ja) | 1992-06-02 | 1992-06-02 | 並列プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334267A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182168A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 演算装置及びその制御方法 |
| JPH08235143A (ja) * | 1995-02-28 | 1996-09-13 | Kofu Nippon Denki Kk | クラスタ構成の並列計算機 |
| WO2005122177A1 (ja) * | 2004-06-09 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
-
1992
- 1992-06-02 JP JP14127492A patent/JPH05334267A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182168A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 演算装置及びその制御方法 |
| JPH08235143A (ja) * | 1995-02-28 | 1996-09-13 | Kofu Nippon Denki Kk | クラスタ構成の並列計算機 |
| WO2005122177A1 (ja) * | 2004-06-09 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US7304883B2 (en) | 2004-06-09 | 2007-12-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| JPWO2005122177A1 (ja) * | 2004-06-09 | 2008-04-10 | 松下電器産業株式会社 | 半導体集積回路 |
| US7675769B2 (en) | 2004-06-09 | 2010-03-09 | Panasonic Corporation | Semiconductor integrated circuit |
| US7907438B2 (en) | 2004-06-09 | 2011-03-15 | Panasonic Corporation | Semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |