JPH0533432B2 - - Google Patents
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- Publication number
- JPH0533432B2 JPH0533432B2 JP16860486A JP16860486A JPH0533432B2 JP H0533432 B2 JPH0533432 B2 JP H0533432B2 JP 16860486 A JP16860486 A JP 16860486A JP 16860486 A JP16860486 A JP 16860486A JP H0533432 B2 JPH0533432 B2 JP H0533432B2
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- JP
- Japan
- Prior art keywords
- mos transistor
- drain
- output line
- circuit
- differential pair
- Prior art date
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- 239000000284 extract Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 1
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- Amplitude Modulation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二乗回路に関し、特にMOSトランジ
スタで溝成された二乗回路に関する。
スタで溝成された二乗回路に関する。
従来整流器回路等に用いられる二乗回路はアナ
ログ乗算器を用いたものが知られている。
ログ乗算器を用いたものが知られている。
上述した従来の二乗回路はバイポーラ集積回路
で実現されるものであり、MOS型集積回路で二
乗回路を実現するためには回路が非常に大規模に
なるという欠点がある。
で実現されるものであり、MOS型集積回路で二
乗回路を実現するためには回路が非常に大規模に
なるという欠点がある。
本発明の目的は回路規模が小さくMOS型集積
回路に好適な二乗回路を提供することにある。
回路に好適な二乗回路を提供することにある。
本発明の二乗回路は、ゲート幅対ゲート長比が
互いに異なる第１のMOSトランジスタおよび第
２のMOSトランジスタからなる第１の差動対、
前記第１のMOSトランジスタと実質上同一のゲ
ート幅対ゲート長比を有する第３のMOSトラン
ジスタおよび前記第２のMOSトランジスタと実
質上同一のゲート幅対ゲート長比を有する第４の
MOSトランジスタからなる第２の差動対、前記
第１のMOSトランジスタのドレインおよび前記
第３のMOSトランジスタのドレインの共通接続
点に接続される第１の出力線および前記第２の
MOSトランジスタのドレインおよび前記第４の
MOSトランジスタのドレインの共通接続点に接
続される第２の出力線を有し、前記第１出力線お
よび前記第２の出力線にそれぞれ流れる電流を取
り出して差をとる引算回路を含むというものであ
る。
互いに異なる第１のMOSトランジスタおよび第
２のMOSトランジスタからなる第１の差動対、
前記第１のMOSトランジスタと実質上同一のゲ
ート幅対ゲート長比を有する第３のMOSトラン
ジスタおよび前記第２のMOSトランジスタと実
質上同一のゲート幅対ゲート長比を有する第４の
MOSトランジスタからなる第２の差動対、前記
第１のMOSトランジスタのドレインおよび前記
第３のMOSトランジスタのドレインの共通接続
点に接続される第１の出力線および前記第２の
MOSトランジスタのドレインおよび前記第４の
MOSトランジスタのドレインの共通接続点に接
続される第２の出力線を有し、前記第１出力線お
よび前記第２の出力線にそれぞれ流れる電流を取
り出して差をとる引算回路を含むというものであ
る。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の回路図である。
この実施例は、ゲート幅対ゲート長比が互いに
異る第１のMOSトランジスタM11および第２の
MOSトランジスタM1kからなる第１の差動対１、
第１のMOSトランジスタM11と実質上同一のゲ
ート幅対ゲート長比を有する第３のMOSトラン
ジスタM21および第２のMOSトランジスタM1kと
実質上同一のゲート幅対ゲート長比を有する第４
のMOSトランジスタM2kからなる第２の差動対
２、第１のMOSトランジスタM11のドレインお
よび第３のMOSトランジスタM1kのドレインの
共通接続点に接続される第１の出力線３および第
２のMOSトランジスタM1kのドレインおよび第
４のMOSトランジスタM2kのドレインの共通接
続点に接続される第２の出力線４を有し、第１の
出力線３および第２の出力線４にそれぞれ流れる
電を取り出して差をとる引算回路６を含むという
ものである。
異る第１のMOSトランジスタM11および第２の
MOSトランジスタM1kからなる第１の差動対１、
第１のMOSトランジスタM11と実質上同一のゲ
ート幅対ゲート長比を有する第３のMOSトラン
ジスタM21および第２のMOSトランジスタM1kと
実質上同一のゲート幅対ゲート長比を有する第４
のMOSトランジスタM2kからなる第２の差動対
２、第１のMOSトランジスタM11のドレインお
よび第３のMOSトランジスタM1kのドレインの
共通接続点に接続される第１の出力線３および第
２のMOSトランジスタM1kのドレインおよび第
４のMOSトランジスタM2kのドレインの共通接
続点に接続される第２の出力線４を有し、第１の
出力線３および第２の出力線４にそれぞれ流れる
電を取り出して差をとる引算回路６を含むという
ものである。
次に、この実施例の特性について解析を行な
う。トランジスタM11，M1k，M2 1，M2kのドレ
イン電流をそれぞれId1，Id2，Id3，Id4とする。
う。トランジスタM11，M1k，M2 1，M2kのドレ
イン電流をそれぞれId1，Id2，Id3，Id4とする。
Id1＝μnCox／２（W1／L1）（Vgs1−Vt）2 ……(1)
Id2＝μnCox／２（W2／L2）（Vgs2−Vt）2 ……(2)
Id3＝μnCox／２（W1／L1）（Vgs3−Vt）2 ……(3)
Id4＝μnCox／２（W2／L2）（Vgs4−Vt）2 ……(4)
但し、μnは電子の移動度、Coxはゲート容量、
Ｗはゲート幅、Ｌはゲート長、Vgsはゲート−ソ
ース間電圧、Vtはしきい電圧である。
Ｗはゲート幅、Ｌはゲート長、Vgsはゲート−ソ
ース間電圧、Vtはしきい電圧である。
ここで
α＝μnCox／２（W1／L1） ……(5)
ｋ＝（W2／L2）／（W1／L1） ……(6)
とおく。
Id1＋Id2＝Iss ……(7)
Id3＋Id4＝Iss ……(8)
また
Vgs1−Vgs2＝ΔVi ……(9)
Vgs4−Vgs3＝ΔVi ……(10)
とおける。
ΔIdI＝Id1−Id2
とおくと、
また、
∴ΔId＝ΔId〓−ΔId〓＝−２（１＋１／ｋ）（１−１
／ｋ）Iss＋4α（１−１／ｋ）（ΔVi）2／（１＋１／
ｋ）……(13) 又、 ΔId＝（Id1＋Id3）−（Id2＋Id4） であるので引算回路６の出力端子７から入力電圧
ΔViの二乗項を含む(13)式の出力が得られることが
判る。
／ｋ）Iss＋4α（１−１／ｋ）（ΔVi）2／（１＋１／
ｋ）……(13) 又、 ΔId＝（Id1＋Id3）−（Id2＋Id4） であるので引算回路６の出力端子７から入力電圧
ΔViの二乗項を含む(13)式の出力が得られることが
判る。
Mm1，Mm2は電流ミラー回路の一次側のトラ
ンジスタである。
ンジスタである。
(13)式においてΔVi＝０とおくと、
（ΔId）ΔVi＝０＝−２（１−１／ｋ）／１＋１／ｋIs
s……(14) 第２図は定数項とｋの関係を示す特性図であ
る。
s……(14) 第２図は定数項とｋの関係を示す特性図であ
る。
定数項（ΔId）ΔVi＝０と（ΔVi）2の係数は正
負が逆になるから、第２図を参照すると ｋ≪１またはｋ≫１のときに二乗回路のダイナ
ミツクレンジを確保出来ることが判る。
負が逆になるから、第２図を参照すると ｋ≪１またはｋ≫１のときに二乗回路のダイナ
ミツクレンジを確保出来ることが判る。
今、ｋ＞１なる値例えばｋ＝３とおけば
ΔId＝−Iss＋３／２α（ΔVi）2 ……(15)
と与えられる。
(15)式にIssを加えることによつて結局オフセツ
トを０にできるわけである。これは差動対の停電
流源を用いて容易に実現できる。
トを０にできるわけである。これは差動対の停電
流源を用いて容易に実現できる。
また第２図で、ｋ＞１例えばｋ＝３ではｋの値
の変化に対して曲線の傾がゆるやかになつてい
る。すなわち差動対のオフセツトによる特性変化
は少ない。
の変化に対して曲線の傾がゆるやかになつてい
る。すなわち差動対のオフセツトによる特性変化
は少ない。
参考までにいうと、式(11)又は(12)は従来からある
ペアトランジスタから構成される差動増幅器対の
特性を示すと考えられる。式(11)において、ΔVi＝
０とおいたものはペアトランジスタの特性の不揃
いによるオフセツト電流であるが、これは式(14)と
同様に、ｋ＝１の前後で急峻な変化を示すので、
ペアトランジスタの特性の不揃いにオフセツト電
流が敏感であることが判る。
ペアトランジスタから構成される差動増幅器対の
特性を示すと考えられる。式(11)において、ΔVi＝
０とおいたものはペアトランジスタの特性の不揃
いによるオフセツト電流であるが、これは式(14)と
同様に、ｋ＝１の前後で急峻な変化を示すので、
ペアトランジスタの特性の不揃いにオフセツト電
流が敏感であることが判る。
以上説明したように本発明は、Ｗ／Ｌが異なる
２つのトランジスタから成る差動対２個を同一の
Ｗ／Ｌのトランジスタのドレインを共通に接続
し、出力が互いに逆相となるように接続する簡単
な構成のMOSトランジスタからなる二乗回路を
実現出来る効果がある。
２つのトランジスタから成る差動対２個を同一の
Ｗ／Ｌのトランジスタのドレインを共通に接続
し、出力が互いに逆相となるように接続する簡単
な構成のMOSトランジスタからなる二乗回路を
実現出来る効果がある。
第１図は本発明の一実施例を示す回路図、第２
図は実施例の二乗回路の特性を説明するための特
性図である。 １……第１の差動対、２……第２の差動対、３
……第１の出力線、４……第２の出力線、５−
１，５−２……入力端子、６……引算回路、
M11，M21，M1k，M2k……nMOSトランジスタ、
Mm1，Mm2……ミラートランジスタ。
図は実施例の二乗回路の特性を説明するための特
性図である。 １……第１の差動対、２……第２の差動対、３
……第１の出力線、４……第２の出力線、５−
１，５−２……入力端子、６……引算回路、
M11，M21，M1k，M2k……nMOSトランジスタ、
Mm1，Mm2……ミラートランジスタ。
Claims (1)
- １ ゲート幅対ゲート長比が互いに異なる第１の
MOSトランジスタおよび第２のMOSトランジス
タからなる第１の差動対、前記第１のMOSトラ
ンジスタと実質上同一のゲート幅対ゲート長比を
有する第３のMOSトランジスタおよび前記第２
のMOSトランジスタと実質上同一のゲート幅対
ゲート長比を有する第４のMOSトランジスタか
らなる第２の差動対、前記第１のMOSトランジ
スタのドレインおよび前記第３のMOSトランジ
スタのドレインの共通接続点に接続される第１の
出力線および前記第２のMOSトランジスタのド
レインおよび前記第４のMOSトランジスタのド
レインの共通接続点に接続される第２の出力線を
有し、前記第１の出力線および前記第２の出力線
にそれぞれ流れる電流を取り出して差をとる引算
回路を含むことを特徴とする二乗回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860486A JPS6324377A (ja) | 1986-07-16 | 1986-07-16 | 二乗回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860486A JPS6324377A (ja) | 1986-07-16 | 1986-07-16 | 二乗回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324377A JPS6324377A (ja) | 1988-02-01 |
| JPH0533432B2 true JPH0533432B2 (ja) | 1993-05-19 |
Family
ID=15871139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16860486A Granted JPS6324377A (ja) | 1986-07-16 | 1986-07-16 | 二乗回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324377A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2661394B2 (ja) * | 1991-04-08 | 1997-10-08 | 日本電気株式会社 | 掛算回路 |
| ES2136066T3 (es) * | 1991-05-23 | 1999-11-16 | Nec Corp | Amplificador logaritmico de frecuencia intermedia. |
| DE4316027A1 (de) * | 1993-05-13 | 1994-11-17 | Telefunken Microelectron | Schaltungsanordnung zum Gleichrichten von Wechselspannungssignalen |
| KR101774245B1 (ko) | 2013-02-18 | 2017-09-19 | 엘에스산전 주식회사 | Ｒｍｓ 검출기 및 이를 적용한 차단기 |
-
1986
- 1986-07-16 JP JP16860486A patent/JPS6324377A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324377A (ja) | 1988-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |