JPH0533551B2 - - Google Patents
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- JPH0533551B2 JPH0533551B2 JP60007254A JP725485A JPH0533551B2 JP H0533551 B2 JPH0533551 B2 JP H0533551B2 JP 60007254 A JP60007254 A JP 60007254A JP 725485 A JP725485 A JP 725485A JP H0533551 B2 JPH0533551 B2 JP H0533551B2
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Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Semiconductor Lasers (AREA)
Description
(イ) 産業上の利用分野
この発明は、２回のMBE成長工程を必要とす
るAlGaAs系ダブルヘテロ接合構造のストライプ
型半導体レーザの製造方法に関する。 (ロ) 従来技術 一般にこの種半導体レーザを製造する場合、第
１の成長工程で積層された第１成長層に第１上部
クラツド層の表面が露出される深さのストライプ
溝を形成するエツチング工程を行うが、このエツ
チング工程を行うことによつて、前記第１上部ク
ラツド層の表面に酸化物等の不純物が直接付着す
るので、第２の成長工程で積層される第２成長層
の良好な成長は望めなかつた。 そこで、本件出願人は特願昭59−165334号の半
導体レーザの製造方法を提案した。それは、エツ
チング工程において光吸収層を残す深さのストラ
イプ溝を形成し、前記光吸収層でもつて不純物が
第１上部クラツド層の表面に直接付着しないよう
にパシベーシヨン効果を持たせ、前記光吸収層を
いわゆるサーマルクリーニングで蒸発させるよう
にしたものである。 しかして、基板に砒素分子線を当てながら温度
を上昇させるサーマルクリーニングにおいて、上
記光吸収層を比較的厚く残したときに、光吸収層
がその深さ方向へ蒸発しにくくなると共にストラ
イプ溝の幅方向に蒸発されやすくなることがわか
つた。しかしながら、前記光吸収層を薄く残すこ
とは非常に困難であり、サーマルクリーニングを
行えば前記残した光吸収層を全部蒸発するまでに
光吸収層がストライプ溝の幅方向に蒸発して前記
ストライプ溝が変形してしまう場合があつた。こ
の場合、後に第２成長層を積層すれば前記第２成
長層と変形部分との間に空洞ができ、レーザ特性
が劣化してしまうという問題を生じることとな
る。 (ハ) 目的 この発明は、上記の如く特性を有する構造の半
導体レーザを再現性良く且つ容易に製造しうる半
導体レーザの製造方法を提供することを目的とし
ている。 (ニ) 構成 この発明に係る半導体レーザの製造方法はＮ型
AlGaAsからなる下部クラツド層と、AlXGa1-X
Asからなる活性層と、Ｐ型AlGaAsからなる第１
上部クラツド層と、Ｐ型GaAsからなる保護層
と、前記保護層の膜厚の少なくとも５倍以上の膜
厚にしたＮ型GaAsからなる電流制限層とで構成
される第１成長層をＮ型GaAs基板の表面に積層
する第１の成長工程と、Ｎ≫Ｐなるエツチングレ
ートを有する溶剤でもつて前記電流制限層を選択
エツチングすることにより、前記保護層の表面が
露出される深さで且つ基板側に向かつて幅狭とな
るテーパ面を有するストライプ溝を形成するエツ
チング工程と、前記ストライプ溝を形成した基板
に砒素分子線を当てながら該基板を加熱すること
により、前記露出した保護層と電流制限層とを所
定量蒸発させて、前記ストライプ溝の基本的な形
状を変形することなく第１上部クラツド層の表面
が露出される深さにせしめるサーマルクリーニン
グ工程と、前記サーマルクリーニングを行つた第
１成長層の上部にＰ型AlGaAsからなる第２上部
クラツド層とP+型GaAsからなるキヤツプ層とで
構成する第２成長層を積層する第２の成長工程と
を具備したことを特徴としている。 (ホ) 実施例 第１図はこの発明に係る半導体レーザの一実施
例を示す説明図である。同図において、１は半導
体レーザであり、１ａ，１ｂはフアブリペロー反
射面を示している。１０はＮ型GaAsからなる基
板、２１はＮ型AlGaAsからなる下部クラツド
層、２２はAlXGa1-XAsからなる活性層、２３は
Ｐ型AlGaAsからなる第１上部クラツド層、２４
はＰ型GaAsからなる保護層、２５はＮ型GaAs
からなる電流制限層、４１はＰ型AlGaAsからな
る第２上部クラツド層、４２はP+型GaAsからな
るキヤツプ層、５０はＰ型電極、５１はＮ型電極
をそれぞれ示している。 詳しくは、前記下部クラツド層２１と活性層２
２と第１上部クラツド層２３と保護層２４と電流
制限層２５とで第１成長層２０が構成されてい
る。この第１成長層２０には、第１上部クラツド
層２３の表面が露出される深さで且つ基板１０側
に向かつて幅狭となるテーパ面３１を有するスト
ライプ溝３０′が半導体レーザ１のレーザ共振器
波長に沿つて形成されている。そして前記第２上
部クラツド層４１とキヤツプ層４２とで第２成長
層４０が構成されている。この第２成長層４０
は、前記ストライプ溝３０′の形状に対応して陥
没する形状で第１成長層２０の上部に積層されて
いる。 第２図はこの発明に係る半導体レーザの製造方
法を説明するための参考図であり、以下同図を参
考に説明する。 (a) 図示しないMBE装置内に装着した基板１０
を所定の方法にて加熱する。蒸発源にそれぞれ
収納された原料物質や不純物を分子線の形で蒸
発させる。この原料等を図示しない質量分析計
でモニターし、図示しないコンピユータで蒸発
源の温度やシヤツタを制御することにより、第
１成長層２０を積層させる（第１の成長工程）。
なお、保護層２４の膜厚は10〜100Å程度に設
定されているものとし、電流制限層２５の膜厚
は保護層２４の膜厚の少なくとも５倍以上に設
定されている。 (b) 前記第１成長層２０が積層された基板１０を
MBE装置から外部に取り出した後、基板１０
の裏面をラツピングする。次に、ストライプ溝
を形成すべき部分以外の電流制限層２５をホト
レジスト６０で覆う。このホトレジスト６０を
マスクにした基板１０を例えばハロゲンラツプ
等の光照射下でＮ≫Ｐなるエツチングレートを
有するいわゆるタイロンの水溶液に浸漬して電
流制限層２５を選択エツチングすることによ
り、保護層２４の表面が露出される深さで且つ
基板１０側に向かつて幅狭となるテーパ面３１
を有するストライプ溝３０を形成する（エツチ
ング工程）。前記溶液は、１，２−
Dihydroxybenzene−３，５−disulfonic
acid，2Na saltである。 (c) 前記ホトレジスト６０を除去した基板１０を
有機洗浄する。その後、前記基板１０を再度
MBE装置内に装着する。ここで、基板１０に
砒素分子線を当てながら該基板１０を加熱す
る。但し電流制限層２５の機能を損なわない温
度および時間で行うのが好ましい。このとき、
電流制限層２５も前記保護層２４の蒸発量に対
応して所定量が蒸発される。これによりストラ
イプ溝３０の基本的な形状を変形することなく
第１上部クラツド層２３の表面が露出する深さ
のストライプ溝３０′にする（サーマルクリー
ニング工程）。なお、蒸発された電流制限層２
５は、第１の成長工程で成長したときの膜厚の
約60％が残つている。図中破線は蒸発したとこ
ろを示しており、エツチング工程によつて付着
した不純物も当然蒸発されていることは言うま
でもない。 (d) (c)工程の状態で基板１０の温度を約600℃に
して、(a)工程と同様の方法にて第２成長層４０
を積層する（第２の成長工程）。 以下、通常の半導体レーザの製造方法と同様に
してＰ型電極、Ｎ型電極をそれぞれ形成する。 しかして、基板の温度とGaAsの蒸発速度との
関係を表１に示す。
るAlGaAs系ダブルヘテロ接合構造のストライプ
型半導体レーザの製造方法に関する。 (ロ) 従来技術 一般にこの種半導体レーザを製造する場合、第
１の成長工程で積層された第１成長層に第１上部
クラツド層の表面が露出される深さのストライプ
溝を形成するエツチング工程を行うが、このエツ
チング工程を行うことによつて、前記第１上部ク
ラツド層の表面に酸化物等の不純物が直接付着す
るので、第２の成長工程で積層される第２成長層
の良好な成長は望めなかつた。 そこで、本件出願人は特願昭59−165334号の半
導体レーザの製造方法を提案した。それは、エツ
チング工程において光吸収層を残す深さのストラ
イプ溝を形成し、前記光吸収層でもつて不純物が
第１上部クラツド層の表面に直接付着しないよう
にパシベーシヨン効果を持たせ、前記光吸収層を
いわゆるサーマルクリーニングで蒸発させるよう
にしたものである。 しかして、基板に砒素分子線を当てながら温度
を上昇させるサーマルクリーニングにおいて、上
記光吸収層を比較的厚く残したときに、光吸収層
がその深さ方向へ蒸発しにくくなると共にストラ
イプ溝の幅方向に蒸発されやすくなることがわか
つた。しかしながら、前記光吸収層を薄く残すこ
とは非常に困難であり、サーマルクリーニングを
行えば前記残した光吸収層を全部蒸発するまでに
光吸収層がストライプ溝の幅方向に蒸発して前記
ストライプ溝が変形してしまう場合があつた。こ
の場合、後に第２成長層を積層すれば前記第２成
長層と変形部分との間に空洞ができ、レーザ特性
が劣化してしまうという問題を生じることとな
る。 (ハ) 目的 この発明は、上記の如く特性を有する構造の半
導体レーザを再現性良く且つ容易に製造しうる半
導体レーザの製造方法を提供することを目的とし
ている。 (ニ) 構成 この発明に係る半導体レーザの製造方法はＮ型
AlGaAsからなる下部クラツド層と、AlXGa1-X
Asからなる活性層と、Ｐ型AlGaAsからなる第１
上部クラツド層と、Ｐ型GaAsからなる保護層
と、前記保護層の膜厚の少なくとも５倍以上の膜
厚にしたＮ型GaAsからなる電流制限層とで構成
される第１成長層をＮ型GaAs基板の表面に積層
する第１の成長工程と、Ｎ≫Ｐなるエツチングレ
ートを有する溶剤でもつて前記電流制限層を選択
エツチングすることにより、前記保護層の表面が
露出される深さで且つ基板側に向かつて幅狭とな
るテーパ面を有するストライプ溝を形成するエツ
チング工程と、前記ストライプ溝を形成した基板
に砒素分子線を当てながら該基板を加熱すること
により、前記露出した保護層と電流制限層とを所
定量蒸発させて、前記ストライプ溝の基本的な形
状を変形することなく第１上部クラツド層の表面
が露出される深さにせしめるサーマルクリーニン
グ工程と、前記サーマルクリーニングを行つた第
１成長層の上部にＰ型AlGaAsからなる第２上部
クラツド層とP+型GaAsからなるキヤツプ層とで
構成する第２成長層を積層する第２の成長工程と
を具備したことを特徴としている。 (ホ) 実施例 第１図はこの発明に係る半導体レーザの一実施
例を示す説明図である。同図において、１は半導
体レーザであり、１ａ，１ｂはフアブリペロー反
射面を示している。１０はＮ型GaAsからなる基
板、２１はＮ型AlGaAsからなる下部クラツド
層、２２はAlXGa1-XAsからなる活性層、２３は
Ｐ型AlGaAsからなる第１上部クラツド層、２４
はＰ型GaAsからなる保護層、２５はＮ型GaAs
からなる電流制限層、４１はＰ型AlGaAsからな
る第２上部クラツド層、４２はP+型GaAsからな
るキヤツプ層、５０はＰ型電極、５１はＮ型電極
をそれぞれ示している。 詳しくは、前記下部クラツド層２１と活性層２
２と第１上部クラツド層２３と保護層２４と電流
制限層２５とで第１成長層２０が構成されてい
る。この第１成長層２０には、第１上部クラツド
層２３の表面が露出される深さで且つ基板１０側
に向かつて幅狭となるテーパ面３１を有するスト
ライプ溝３０′が半導体レーザ１のレーザ共振器
波長に沿つて形成されている。そして前記第２上
部クラツド層４１とキヤツプ層４２とで第２成長
層４０が構成されている。この第２成長層４０
は、前記ストライプ溝３０′の形状に対応して陥
没する形状で第１成長層２０の上部に積層されて
いる。 第２図はこの発明に係る半導体レーザの製造方
法を説明するための参考図であり、以下同図を参
考に説明する。 (a) 図示しないMBE装置内に装着した基板１０
を所定の方法にて加熱する。蒸発源にそれぞれ
収納された原料物質や不純物を分子線の形で蒸
発させる。この原料等を図示しない質量分析計
でモニターし、図示しないコンピユータで蒸発
源の温度やシヤツタを制御することにより、第
１成長層２０を積層させる（第１の成長工程）。
なお、保護層２４の膜厚は10〜100Å程度に設
定されているものとし、電流制限層２５の膜厚
は保護層２４の膜厚の少なくとも５倍以上に設
定されている。 (b) 前記第１成長層２０が積層された基板１０を
MBE装置から外部に取り出した後、基板１０
の裏面をラツピングする。次に、ストライプ溝
を形成すべき部分以外の電流制限層２５をホト
レジスト６０で覆う。このホトレジスト６０を
マスクにした基板１０を例えばハロゲンラツプ
等の光照射下でＮ≫Ｐなるエツチングレートを
有するいわゆるタイロンの水溶液に浸漬して電
流制限層２５を選択エツチングすることによ
り、保護層２４の表面が露出される深さで且つ
基板１０側に向かつて幅狭となるテーパ面３１
を有するストライプ溝３０を形成する（エツチ
ング工程）。前記溶液は、１，２−
Dihydroxybenzene−３，５−disulfonic
acid，2Na saltである。 (c) 前記ホトレジスト６０を除去した基板１０を
有機洗浄する。その後、前記基板１０を再度
MBE装置内に装着する。ここで、基板１０に
砒素分子線を当てながら該基板１０を加熱す
る。但し電流制限層２５の機能を損なわない温
度および時間で行うのが好ましい。このとき、
電流制限層２５も前記保護層２４の蒸発量に対
応して所定量が蒸発される。これによりストラ
イプ溝３０の基本的な形状を変形することなく
第１上部クラツド層２３の表面が露出する深さ
のストライプ溝３０′にする（サーマルクリー
ニング工程）。なお、蒸発された電流制限層２
５は、第１の成長工程で成長したときの膜厚の
約60％が残つている。図中破線は蒸発したとこ
ろを示しており、エツチング工程によつて付着
した不純物も当然蒸発されていることは言うま
でもない。 (d) (c)工程の状態で基板１０の温度を約600℃に
して、(a)工程と同様の方法にて第２成長層４０
を積層する（第２の成長工程）。 以下、通常の半導体レーザの製造方法と同様に
してＰ型電極、Ｎ型電極をそれぞれ形成する。 しかして、基板の温度とGaAsの蒸発速度との
関係を表１に示す。
【表】
即ち、表１に基づいてサーマルクリーニング工
程の温度および時間が設定される。 (ヘ) 効果 この発明は上記詳説したように、エツチング工
程で保護層のみを選択的に残すことができるか
ら、前記保護層で第１上部クラツド層にパシベー
シヨン効果を持たせ、不純物を第１上部クラツド
層の表面に直接付着させないので、第２成長層の
積層状態を良好にすることができる。また、保護
層の膜厚の少なくとも５倍以上の膜厚に設定され
た電流制限層と保護層とをエツチング工程終了後
の第１成長層の形状に沿つて所定膜厚層蒸発させ
ているから、ストライプ溝の基本的な変形を無く
することができる。つまり、製造工程において特
殊な技術を必要とせず、しかも上記の如く特性を
有する半導体レーザの形状を再現性良く製造する
ことができる。
程の温度および時間が設定される。 (ヘ) 効果 この発明は上記詳説したように、エツチング工
程で保護層のみを選択的に残すことができるか
ら、前記保護層で第１上部クラツド層にパシベー
シヨン効果を持たせ、不純物を第１上部クラツド
層の表面に直接付着させないので、第２成長層の
積層状態を良好にすることができる。また、保護
層の膜厚の少なくとも５倍以上の膜厚に設定され
た電流制限層と保護層とをエツチング工程終了後
の第１成長層の形状に沿つて所定膜厚層蒸発させ
ているから、ストライプ溝の基本的な変形を無く
することができる。つまり、製造工程において特
殊な技術を必要とせず、しかも上記の如く特性を
有する半導体レーザの形状を再現性良く製造する
ことができる。
第１図はこの発明に係る半導体レーザの一実施
例を示す説明図、第２図はこの発明に係る半導体
レーザの製造方法を説明するための図である。 １０…基板、２０…第１成長層、２１…下部ク
ラツド層、２２…活性層、２３…第１上部クラツ
ド層、２４…保護層、２５…電流防止層、３０，
３０′…ストライプ溝、３１…テーパ面、４０…
第２成長層、４１…第２上部クラツド層、４２…
キヤツプ層。
例を示す説明図、第２図はこの発明に係る半導体
レーザの製造方法を説明するための図である。 １０…基板、２０…第１成長層、２１…下部ク
ラツド層、２２…活性層、２３…第１上部クラツ
ド層、２４…保護層、２５…電流防止層、３０，
３０′…ストライプ溝、３１…テーパ面、４０…
第２成長層、４１…第２上部クラツド層、４２…
キヤツプ層。
Claims (1)
- 【特許請求の範囲】 １ Ｎ型AlGaAsからなる下部クラツド層と、
AlXGa1-XAsからなる活性層と、Ｐ型AlGaAsか
らなる第１上部クラツド層と、Ｐ型GaAsからな
る保護層と、前記保護層の膜厚の少なくとも５倍
以上の膜厚にしたＮ型GaAsからなる電流制限層
とで構成される第１成長層とＮ型GaAs基板の表
面に積層する第１の成長工程と、 Ｎ≫Ｐなるエツチングレートを有する溶剤でも
つて前記電流制限層を選択エツチングすることに
より、前記保護層の表面が露出される深さで且つ
基板側に向かつて幅狭となるテーパ面を有するス
トライプ溝を形成するエツチング工程と、 前記ストライプ溝を形成した基板に砒素分子線
を当てながら該基板を加熱することにより、前記
露出した保護層と電流制限層とを所定量蒸発させ
て、前記ストライプ溝の基本的な形状を変形する
ことなく第１上部クラツド層の表面が露出される
深さにせしめるサーマルクリーニング工程と、 前記サーマルクリーニングを行つた第１成長層
の上部にＰ型AlGaAsからなる第２上部クラツド
層とP+型GaAsからなるキヤツプ層とで構成する
第２成長層を積層する第２の成長工程とを具備し
たことを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP725485A JPS6224680A (ja) | 1985-01-17 | 1985-01-17 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP725485A JPS6224680A (ja) | 1985-01-17 | 1985-01-17 | 半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6224680A JPS6224680A (ja) | 1987-02-02 |
| JPH0533551B2 true JPH0533551B2 (ja) | 1993-05-19 |
Family
ID=11660892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP725485A Granted JPS6224680A (ja) | 1985-01-17 | 1985-01-17 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224680A (ja) |
-
1985
- 1985-01-17 JP JP725485A patent/JPS6224680A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| APPL.PHYS.LETT=1980 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6224680A (ja) | 1987-02-02 |
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