JPH05335521A - 薄膜トランジスタ及び薄膜トランジスタを用いたスタティックｒａｍ - Google Patents

薄膜トランジスタ及び薄膜トランジスタを用いたスタティックｒａｍ

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JPH05335521A JP4139312A JP13931292A JPH05335521A JP H05335521 A JPH05335521 A JP H05335521A JP 4139312 A JP4139312 A JP 4139312A JP 13931292 A JP13931292 A JP 13931292A JP H05335521 A JPH05335521 A JP H05335521A
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Abstract

(57)【要約】 【目的】 非動作時にはスタンドバイ電流が低減され、
動作時には高い駆動電流が得られ、さらに特性上のばら
つきも低減させることができる薄膜トランジスタを提供
する。 【構成】 両端部にソース領域１２とドレイン領域１３
が設けられた半導体薄膜１０と、この半導体薄膜１０の
うちソース領域１２、ドレイン領域１３、及びドレイン
領域１３に隣接して設けられたオフセット領域１６を除
いた領域の上部に、ゲート絶縁膜１５を介して形成され
たゲート電極１１と、半導体薄膜１０の下部に絶縁膜を
介して設けられ、ゲート電極１１と同等な電位を印加さ
れる導電層１７とを備え、オフセット領域１６の抵抗が
導電層１７の電位によって制御される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ及び
薄膜トランジスタを用いたスタティックＲＡＭ（以下、
ＳＲＡＭという）に関するものである。
【０００２】
【従来の技術】近年、半導体基板の表面に素子を形成
し、その上部に層間絶縁膜を介して薄膜トランジスタを
形成することが行われている。
【０００３】図９に、ＳＲＡＭの負荷トランジスタとし
て形成した薄膜トランジスタの断面構造を示す。図示さ
れていない半導体基板上に層間絶縁膜が形成されてお
り、その上面に半導体薄膜１０が形成されている。この
半導体薄膜１０は、両端部にソース領域１２とドレイン
領域１３が設けられており、その中間にチャネル領域１
４が位置している。このチャネル領域１４の上部には、
ゲート酸化膜１５を介してゲート電極１１が形成されて
いる。
【０００４】図１０に示された薄膜トランジスタは、図
９に示されたものと半導体薄膜１０に対するゲート電極
１１及びゲート酸化膜１５の上下の位置を入れ替えたも
のに相当する。
【０００５】ここで、ドレイン領域１３とゲート電極１
１との間には、寸法ｘのオフセット領域１６が存在す
る。これは、薄膜トランジスタが非動作状態にあるとき
に消費されるスタンドバイ電流の低減をはかるために設
けられた領域である。このようなオフセット領域１６を
設けることで、ドレイン領域１３とゲート電極１１との
間の電界を弱め、リーク電流の低減を図ることができ
る。
【０００６】
【発明が解決しようとする課題】しかし、このオフセッ
ト領域１６は、ドレイン領域１３及びゲート電極１１に
印加される電圧では制御することができない。従って、
薄膜トランジスタの動作時には、オフセット領域１６は
抵抗として作用する。この結果、薄膜トランジスタの駆
動電流が低下し、またオフセット領域１６の抵抗値のば
らつきによって特性のばらつきを招くという問題があっ
た。
【０００７】本発明は上記事情に鑑みてなされたもの
で、非動作時にはスタンドバイ電流が低減され、動作時
には高い駆動電流が得られ、さらに特性上のばらつきを
も低減させることができる薄膜トランジスタ及び薄膜ト
ランジスタを用いたＳＲＡＭを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、両端部にソース領域とドレイン領域が設けられ、
前記ドレイン領域に隣接されてオフセット領域が設けら
れた半導体薄膜と、前記半導体薄膜のうち、前記ソース
領域と前記オフセット領域との間の領域の上部に、ゲー
ト絶縁膜を介して形成されたゲート電極と、前記ゲート
電極の上部又は前記半導体薄膜の下部に絶縁膜を介して
設けられ、前記ゲート電極と同等な電位を印加される導
電層とを備え、前記オフセット領域の抵抗が前記導電層
の電位によって制御されることを特徴としている。
【０００９】ここで、前記ゲート電極は前記半導体薄膜
の下部に形成されていてもよく、この場合には導電層は
前記半導体薄膜の上部又は前記ゲート電極の下部に絶縁
膜を介して設けられる。
【００１０】または本発明のＳＲＡＭは、第１の負荷ト
ランジスタと第１の駆動トランジスタから成る第１のイ
ンバータと、第２の負荷トランジスタと第２の駆動トラ
ンジスタから成る第２のインバータとを有し、前記第１
及び第２の負荷トランジスタはそれぞれ、両端部にソー
ス領域とドレイン領域が設けられドレイン領域に隣接し
てオフセット領域が設けられた半導体薄膜と、前記半導
体薄膜のうち、前記ソース領域と前記オフセット領域の
間の領域の上部又は下部にゲート絶縁膜を介して形成さ
れたゲート電極とを備え、前記第１の負荷トランジスタ
のオフセット領域は、前記第１の駆動トランジスタのゲ
ート電極の上部に絶縁膜を介して位置し、このオフセッ
ト領域の抵抗が前記第１の駆動トランジスタのゲート電
極の電位によって制御され、前記第２の負荷トランジス
タのオフセット領域は、前記第２の駆動トランジスタの
ゲート電極の上部に絶縁膜を介して位置し、このオフセ
ット領域の抵抗が前記第２の駆動トランジスタのゲート
電極の電位によって制御されることを特徴としている。
【００１１】ここで、前記第１の負荷トランジスタのオ
フセット領域は前記第２の駆動トランジスタのドレイン
領域の上部に絶縁膜を介して位置し、このオフセット領
域の抵抗が前記第２の駆動トランジスタのドレイン領域
の電位によって制御され、前記第２の負荷トランジスタ
のオフセット領域は、前記第１の駆動トランジスタのド
レイン領域の上部に絶縁膜を介して位置し、このオフセ
ット領域の抵抗が前記第１の駆動トランジスタのドレイ
ン領域の電位によって制御されるものであってもよい。
【００１２】
【作用】半導体薄膜のドレイン領域に隣接し、このドレ
イン領域とゲート電極との間に位置するように設けられ
たオフセット領域の抵抗が、ゲート電極と同等な電位を
印加される導電層により制御される。薄膜トランジスタ
が非動作状態にあるときは、このオフセット領域を設け
ることにより、ドレイン領域とゲート電極との間の電界
を弱めリーク電流が抑制され、動作状態にあるときはオ
フセット領域の抵抗が小さくなり、大きな駆動電流が得
られる。
【００１３】第１及び第２の負荷トランジスタが薄膜ト
ランジスタとして形成されているＳＲＡＭでは、第１の
薄膜トランジスタのゲート電極の電位は、第１の駆動ト
ランジスタのゲート電極又は第２の駆動トランジスタの
ドレイン領域と等しく、第２の薄膜トランジスタのゲー
ト電極の電位は、第２の駆動トランジスタのゲート電極
又は第１の駆動トランジスタのドレイン領域と等しい。
このため、第１の薄膜トランジスタのオフセット領域が
第１の駆動トランジスタのゲート電極又は第２の駆動ト
ランジスタのドレイン領域上に位置し、第２の薄膜トラ
ンジスタのオフセット領域が第２の駆動トランジスタの
ゲート電極又は第１の駆動トランジスタのドレイン領域
上に位置することで、導電層を他に設けなくともそれぞ
れのオフセット領域の抵抗を制御することができる。
【００１４】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本発明の第１の実施例による薄
膜トランジスタの断面構造を示す。図示されていない半
導体基板上に層間絶縁膜が形成されており、その上部に
半導体薄膜１０が形成されている。この半導体薄膜１０
は、アモルファスシリコンを堆積し、固相成長させて多
結晶シリコンにしたもので、膜厚は約３００オングスト
ロームである。半導体薄膜１０の両端部には、ソース領
域１２とドレイン領域１３とが設けられている。ソース
領域１２とドレイン領域１３との間のチャネル領域１４
上に、約３００オングストロームの膜厚のゲート酸化膜
１５を介して、約１０００オングストロームの膜厚のゲ
ート電極１１が形成されている。ドレイン領域１３とゲ
ート電極１１との間には、従来の場合と同様に寸法ｘの
オフセット領域１６が設けられている。そして、半導体
薄膜１０の下方には、図示されていない絶縁膜を介して
導電層１７が設けられている。ここで導電層１７と半導
体薄膜１０との間は、ゲート酸化膜１５の膜厚よりも離
れている必要がある。
【００１５】このような構成を備えたことで、薄膜トラ
ンジスタは次のように動作する。非動作時にはオフセッ
ト領域１６が存在することにより、従来の場合と同様に
ドレイン領域１３とゲート電極１１との間の電界が弱ま
り、リーク電流が低減される。導電層１７が設けられて
いるが、ゲート電極１１よりも半導体薄膜１０までの距
離が離れているため、ゲート電極１１と同電位であった
としてもその影響は小さい。
【００１６】そして、動作時には導電層１７の電位をゲ
ート電極１１と同電位にする。これにより、オフセット
領域１６が導電層１７によって制御され、ゲート電極１
１下のチャネル領域１４と同様に作用する。この結果、
オフセット領域１６の抵抗が減少し、駆動電流の低下が
防止される。さらに、オフセット領域１６の抵抗値のば
らつきが抑制され、特性上のばらつきをも低減される。
【００１７】この第１の実施例では、ゲート電極１１は
半導体薄膜１０の上部に設けられている。これに対し、
本発明の第２の実施例では図２に示されるように半導体
薄膜１０の下方にゲート電極１１が位置している。この
場合にも第１の実施例と同様に、動作時において、ドレ
イン領域１３とゲート電極１１との間のオフセット領域
１６の電位が導電層１７によって制御される。これによ
り、オフセット領域１６の抵抗が減少し、駆動電流の低
下及び特性のばらつきが防止される。
【００１８】第１及び第２の実施例では、いずれも導電
層１７が半導体薄膜１０の下方に設けられている。これ
に対し、図３に示された第３の実施例と、図４に示され
た第４の実施例は、共に半導体薄膜１０の上方に導電層
１７が設けられている。このうち、第３の実施例ではゲ
ート電極１１が半導体薄膜１０の上方に位置し、第４の
実施例ではゲート電極１１は半導体薄膜１０の下方に位
置している。そして、いずれの実施例においても、動作
時には導電層１７にゲート電極１１と同電位が印加され
てオフセット領域１６が制御され、この部分の抵抗が減
少する。
【００１９】第１から第４の実施例は、このように半導
体薄膜１０に対するゲート電極１１の上下方向の位置、
あるいは半導体薄膜１０に対する導電層１７の上下方向
の位置が異なっている。いずれの実施例においても同様
に、動作時におけるオフセット領域１６の抵抗を減少さ
せることができる。
【００２０】次に、本発明の第５の実施例によるＳＲＡ
Ｍについて説明する。本実施例は、ＳＲＡＭのセル内に
おける負荷トランジスタに薄膜トランジスタを適用した
場合に相当する。図７に示されたように、このＳＲＡＭ
はＰチャネルトランジスタＰ１及びＮチャネルトランジ
スタＮ１で構成されたインバータと、Ｐチャネルトラン
ジスタＰ２及びＮチャネルトランジスタＮ２で構成され
たインバータとを備えている。負荷トランジスタとして
機能するＰチャネルトランジスタＰ１及びＰ２が、薄膜
トランジスタとして形成されている。ここで、図７から
明らかなように、ＰチャネルトランジスタＰ１のゲート
電極は、駆動トランジスタに相当するＮチャネルトラン
ジスタＮ１のゲート電極と同電位である。そこで、Ｎチ
ャネルトランジスタＮ１のゲート電極を、薄膜トランジ
スタとして形成されたＰチャネルトランジスタＰ１の導
電層として用いる。このように、導電層を新たに設けず
に他の素子のゲート電極を併用することで、素子の構造
及び製造工程を簡略化することができる。
【００２１】図５に、この実施例における素子の縦断面
を示す。半導体基板２１の表面に、フィールド酸化膜２
４ａ及び２４ｂが形成されており、その間にゲート酸化
膜２２を介してゲート電極２３が形成されている。ま
た、転送トランジスタに相当するＮチャネルトランジス
タＮ３及びＮ４のゲート酸化膜２５とゲート電極２６が
形成されており、このトランジスタのソース領域とビッ
ト線ＢＬと接続するビット線コンタクト２７が形成され
ている。
【００２２】半導体基板２１上に、４０００〜７０００
オングストロームの膜厚の層間絶縁膜２８が形成されて
おり、この層間絶縁膜２８の表面上にＰチャネルトラン
ジスタＰ１のゲート電極２９及びゲート酸化膜３６が形
成されている。ゲート電極２９とその周囲の層間絶縁膜
２８、及び他方の負荷トランジスタであるＰチャネルト
ランジスタＰ２のゲート電極３５上に、半導体薄膜３０
が形成されている。半導体薄膜３０の両端には、ソース
領域３１とドレイン領域３３とが形成されている。ソー
ス領域３１とドレイン領域３３との間のゲート電極２９
上にチャネル領域が存在し、ゲート電極２９とドレイン
領域３３との間には寸法ｘのオフセット領域３４が設け
られている。このオフセット領域３４が、Ｎチャネルト
ランジスタＮ１のゲート電極２３の上部に位置してい
る。このゲート電極２３は、上述したように薄膜トラン
ジスタのゲート電極２９と同電位であり、第１〜第４の
実施例における導電層１７として機能する。このため、
薄膜トランジスタの動作時において、オフセット領域３
４の抵抗がＮチャネルトランジスタＮ１のゲート電極２
３によって制御され、チャネル領域３２と同様な作用を
生じる。よって、オフセット領域３４の抵抗が減少し、
駆動電流の減少及び特性のばらつきが防止される。
【００２３】薄膜トランジスタとして形成されるＰチャ
ネルトランジスタＰ１のゲート電極の電位は、図７に示
されたようにＮチャネルトランジスタＮ１のゲート電極
にかぎらず、他方のインバータを構成するＮチャネルト
ランジスタＮ２のドレイン領域とも等しい。そこで本発
明の第６の実施例によるＳＲＡＭでは、Ｎチャネルトラ
ンジスタＮ２のドレイン領域の上部に、薄膜トランジス
タのオフセット領域が位置するように構成されている。
【００２４】図６に、本実施例の素子の縦断面を示す。
半導体基板４１の表面にフィールド酸化膜４２ａ及び４
２ｂが形成されており、その間に図示されていないＮチ
ャネルトランジスタＮ２のドレイン領域が形成されてい
る。また、半導体基板４１の表面には、第５の実施例と
同様に、トランスファトランジスタであるＮチャネルト
ランジスタＮ３及びＮ４のゲート酸化膜４４及びゲート
電極４５、ビットラインコンタクト４６が形成されてい
る。
【００２５】半導体基板４１の表面上に層間絶縁膜４７
が形成され、この層間絶縁膜４７上に薄膜トランジスタ
としてＰチャネルトランジスタＰ１が形成されている。
ゲート電極５１とゲート酸化膜５８とが順に形成され、
その上部に形成された半導体薄膜５２の両端部にソース
領域５２とドレイン領域５６が形成されている。
【００２６】ここで、ドレイン領域５６は他方の負荷ト
ランジスタであるＰチャネルトランジスタＰ２のゲート
電極５７と電気的に接続されている。さらにこのゲート
電極５７はＮチャネルトランジスタＮ２のゲート電極４
３と接続されている。
【００２７】半導体薄膜５２のうち、ゲート電極５１上
にはチャネル領域５４が位置しており、ゲート電極５１
とドレイン領域５６との間はオフセット領域５５が設け
られている。このオフセット領域５５は、Ｎチャネルト
ランジスタＮ２のドレイン領域の上部に位置している。
薄膜トランジスタが動作する時には、このドレイン領域
が導電層として作用し、オフセット領域５５がチャネル
領域５４と同様な作用を生じる。これにより、オフセッ
ト領域５５の抵抗が減少し、高い駆動電流とばらつきの
少ない特性が得られる。
【００２８】上述した第５、第６の実施例では、二つの
負荷トランジスタのうちＰチャネルトランジスタＰ１に
ついてのみ述べた。しかし、もう一方のＰチャネルトラ
ンジスタＰ２についても同様に構成することができる。
即ち、ＮチャネルトランジスタＮ２のゲート電極又はＮ
チャネルトランジスタＮ１のドレイン電極の上部にオフ
セット領域が位置するように構成すればよい。
【００２９】次に、図２に示された第２の実施例による
薄膜トランジスタで得られる駆動電流と、図１０に示さ
れた従来の薄膜トランジスタで得られる駆動電流とを比
較した結果を図８に示す。ここで、第２の実施例による
薄膜トランジスタ、及び従来の薄膜トランジスタにおけ
る各寸法は、共にゲート電極１１の幅が０．７μｍで長
さ１．０μｍ、オフセット領域１６の幅ｘが０．６μｍ
である。そして、本実施例の薄膜トランジスタにおける
導電層１７は、タングステンポリサイドによるものを用
いた。
【００３０】曲線ａに示された本実施例の薄膜トランジ
スタで得られる駆動電流は、曲線ｂに示された従来の薄
膜トランジスタの駆動電流よりも高い。このように、ド
レイン領域とゲート電極との間のオフセット領域を導電
層で制御することにより、高い駆動電流が得られること
が明らかとなった。
【００３１】上述した実施例はいずれも一例であり、本
発明を限定するものではない。また本発明の導電層に
は、ゲート電極と同様に多結晶シリコンやポリサイド、
金属等の導電性材料であれば、どうようなものも用いる
ことができる。
【００３２】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタによれば、半導体薄膜に設けられたオフセット
領域の抵抗が、ゲート電極と同等な電位を印加される導
電層により、薄膜トランジスタが非動作状態のときは高
くなり、動作状態のときは低くなるように制御されるた
め、リーク電流を低減すると共に駆動電流を高めること
ができる。
【００３３】本発明のＳＲＡＭでは、負荷トランジスタ
として形成された薄膜トランジスタのオフセット領域の
抵抗が、ゲート電極と電位が同等である駆動トランジス
タのゲート電極又はドレイン領域によって制御されるた
め、導電層を新たに設ける必要がなく、素子の構造及び
製造工程の簡略化が達成される。
【図面の簡単な説明】
【図１】本発明の第１の実施例による薄膜トランジスタ
の構成を示した縦断面図。
【図２】本発明の第２の実施例による薄膜トランジスタ
の構成を示した縦断面図。
【図３】本発明の第３の実施例による薄膜トランジスタ
の構成を示した縦断面図。
【図４】本発明の第４の実施例による薄膜トランジスタ
の構成を示した縦断面図。
【図５】本発明の第５の実施例によるＳＲＡＭの構成を
示した縦断面図。
【図６】本発明の第６の実施例によるＳＲＡＭの構成を
示した縦断面図。
【図７】本発明の薄膜トランジスタを適用することが可
能な負荷トランジスタを備えたＳＲＡＭの構成を示した
回路図。
【図８】本発明の第４の実施例による薄膜トランジスタ
の駆動電流と、従来の薄膜トランジスタの駆動電流とを
比較した説明図。
【図９】従来の薄膜トランジスタの構成を示した縦断面
図。
【図１０】従来の他の薄膜トランジスタの構成を示した
縦断面図。
【符号の説明】
１０，３０，５２ 半導体薄膜 １１，２３，２６，２９，３５，４３，４５，５１ ゲ
ート電極 １２，３１，５３ ソース領域 １３，３３，５６ ドレイン領域 １４，３２，５４ チャネル領域 １５，２２，２５，３６，４４，５８ ゲート酸化膜 １６，３４，５５ オフセット領域 １７ 導電層 ２１，４１ 半導体基板 ２４ａ，２４ｂ，４２ａ，４２ｂ フィールド酸化膜 ２７，４６ ビットラインコンタクト ２８，４７ 層間絶縁膜

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】両端部にソース領域とドレイン領域が設け
    られ、前記ドレイン領域に隣接してオフセット領域が設
    けられた半導体薄膜と、 前記半導体薄膜のうち、前記ソース領域と前記オフセッ
    ト領域との間の領域の上部に、ゲート絶縁膜を介して形
    成されたゲート電極と、 前記ゲート電極の上部又は前記半導体薄膜の下部に絶縁
    膜を介して設けられ、前記ゲート電極と同等な電位を印
    加される導電層とを備え、 前記オフセット領域の抵抗が前記導電層の電位によって
    制御されることを特徴とする薄膜トランジスタ。
  2. 【請求項２】両端部にソース領域とドレイン領域が設け
    られ、前記ドレイン領域に隣接してオフセット領域が設
    けられた半導体薄膜と、 前記半導体薄膜のうち、前記ソース領域と前記オフセッ
    ト領域との間の領域の下部に、ゲート絶縁膜を介して形
    成されたゲート電極と、 前記半導体薄膜の上部又は前記ゲート電極の下部に絶縁
    膜を介して設けられ、前記ゲート電極と同等な電位を印
    加される導電層とを備え、 前記オフセット領域の抵抗が前記導電層の電位によって
    制御されることを特徴とする薄膜トランジスタ。
  3. 【請求項３】第１の負荷トランジスタと第１の駆動トラ
    ンジスタから成る第１のインバータと、第２の負荷トラ
    ンジスタと第２の駆動トランジスタから成る第２のイン
    バータとを有するスタティックＲＡＭにおいて、 前記第１及び第２の負荷トランジスタはそれぞれ、 両端部にソース領域とドレイン領域が設けられ、前記ド
    レイン領域に隣接してオフセット領域が設けられた半導
    体薄膜と、 前記半導体薄膜のうち、前記ソース領域と前記オフセッ
    ト領域との間の領域の上部又は下部に、ゲート絶縁膜を
    介して形成されたゲート電極とを備え、 前記第１の負荷トランジスタのオフセット領域は、前記
    第１の駆動トランジスタのゲート電極の上部に絶縁膜を
    介して位置し、このオフセット領域の抵抗が前記第１の
    駆動トランジスタのゲート電極の電位によって制御さ
    れ、 前記第２の負荷トランジスタのオフセット領域は、前記
    第２の駆動トランジスタのゲート電極の上部に絶縁膜を
    介して位置し、このオフセット領域の抵抗が前記第２の
    駆動トランジスタのゲート電極の電位によって制御され
    ることを特徴とするスタティックＲＡＭ。
  4. 【請求項４】第１の負荷トランジスタと第１の駆動トラ
    ンジスタから成る第１のインバータと、第２の負荷トラ
    ンジスタと第２の駆動トランジスタから成る第２のイン
    バータとを有するスタティックＲＡＭにおいて、 前記第１及び第２の負荷トランジスタはそれぞれ、 両端部にソース領域とドレイン領域が設けられ、前記ド
    レイン領域に隣接してオフセット領域が設けられた半導
    体薄膜と、 前記半導体薄膜のうち、前記ソース領域と前記オフセッ
    ト領域との間の領域の上部又は下部に、ゲート絶縁膜を
    介して形成されたゲート電極とを備え、 前記第１の負荷トランジスタのオフセット領域は、前記
    第２の駆動トランジスタのドレイン領域の上部に絶縁膜
    を介して位置し、このオフセット領域の抵抗が前記第２
    の駆動トランジスタのドレイン領域の電位によって制御
    され、 前記第２の負荷トランジスタのオフセット領域は、前記
    第１の駆動トランジスタのドレイン領域の上部に絶縁膜
    を介して位置し、このオフセット領域の抵抗が前記第１
    の駆動トランジスタのドレイン領域の電位によって制御
    されることを特徴とするスタティックＲＡＭ。
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