JPH05335972A - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JPH05335972A JPH05335972A JP4160437A JP16043792A JPH05335972A JP H05335972 A JPH05335972 A JP H05335972A JP 4160437 A JP4160437 A JP 4160437A JP 16043792 A JP16043792 A JP 16043792A JP H05335972 A JPH05335972 A JP H05335972A
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- 238000007476 Maximum Likelihood Methods 0.000 claims description 22
- 230000007704 transition Effects 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 4
- 230000001186 cumulative effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 10
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 2
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6502—Reduction of hardware complexity or efficient processing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/3961—Arrangements of methods for branch or transition metric calculation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 回路規模を増大させずに高多値化に容易に対
応できるビタビ復号器を提供する。 【構成】 非符号化ビット判別器２９の各出力はｊ段シ
フトレジスタ３０に一時記憶する。パスメモリ回路２６
は冗長ビットの推定値を求めるためのメモリＰ０、符号
化ビットの推定値を求めるためのメモリＰ１、Ｐ２の３
面構造とし、セレクタ２８はパスメモリ回路において選
択されたパスの該当するものを選択する。また、セレク
タ３１はセレクタ２８の出力に従ってｊ段シフトレジス
タの該当するものの出力を選択する。セレクタ２８の出
力とセレクタ３１の出力とで以て復号データを構成す
る。
応できるビタビ復号器を提供する。 【構成】 非符号化ビット判別器２９の各出力はｊ段シ
フトレジスタ３０に一時記憶する。パスメモリ回路２６
は冗長ビットの推定値を求めるためのメモリＰ０、符号
化ビットの推定値を求めるためのメモリＰ１、Ｐ２の３
面構造とし、セレクタ２８はパスメモリ回路において選
択されたパスの該当するものを選択する。また、セレク
タ３１はセレクタ２８の出力に従ってｊ段シフトレジス
タの該当するものの出力を選択する。セレクタ２８の出
力とセレクタ３１の出力とで以て復号データを構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、帰還型たたみ込み符号
器にて誤り訂正符号化した情報シンボル列を直交振幅変
調方式により送信する通信方式の受信側において誤り訂
正復号化を行うビタビ復号器に関する。
器にて誤り訂正符号化した情報シンボル列を直交振幅変
調方式により送信する通信方式の受信側において誤り訂
正復号化を行うビタビ復号器に関する。
【０００２】
【従来の技術】ディジタル通信では、従来、誤り訂正符
号化と変調方式とは別個独立に考えられていたが、近
年、誤り訂正技術と変復調技術とを融合した符号化変調
技術が提案された（Ungerboeck：“Channel coding wit
h multilevel／phase signal”，IEEE Transactions on
information theory,Vol.IT-28,No.1,Jan.1982)。
号化と変調方式とは別個独立に考えられていたが、近
年、誤り訂正技術と変復調技術とを融合した符号化変調
技術が提案された（Ungerboeck：“Channel coding wit
h multilevel／phase signal”，IEEE Transactions on
information theory,Vol.IT-28,No.1,Jan.1982)。
【０００３】上記文献で紹介された符号化変調技術は、
形式的には、帰還型たたみ込み符号器にて誤り訂正符号
化した情報シンボル列を直交振幅変調する方式である
が、２次元信号点配置に工夫を凝らしたものである。
形式的には、帰還型たたみ込み符号器にて誤り訂正符号
化した情報シンボル列を直交振幅変調する方式である
が、２次元信号点配置に工夫を凝らしたものである。
【０００４】即ち、帰還型たたみ込み符号器では、Ｎビ
ットの情報シンボルに対し符号器内の有限状態メモリの
状態に基づき１ビットの冗長性を付加してＮ＋１ビット
のシンボルへ変換する誤り訂正符号化が行われる。従っ
て、このＮ＋１ビットを直交振幅変調すると、２N+1 個
の信号点が得られる。つまり、各シンボルのＮ＋１ビッ
トは、２次元に配列された２N+1 個の信号点の１つへ写
像される。
ットの情報シンボルに対し符号器内の有限状態メモリの
状態に基づき１ビットの冗長性を付加してＮ＋１ビット
のシンボルへ変換する誤り訂正符号化が行われる。従っ
て、このＮ＋１ビットを直交振幅変調すると、２N+1 個
の信号点が得られる。つまり、各シンボルのＮ＋１ビッ
トは、２次元に配列された２N+1 個の信号点の１つへ写
像される。
【０００５】このとき、上記文献によれば、２N+1 個の
信号点は、任意の２個の信号点間のユークリッド距離よ
りも部分集合に属する２個の信号点間のユークリッド距
離が大きくなるような集合分割がなされて配置される
が、これは、帰還型たたみ込み符号器の有限状態メモリ
の状態遷移を利用して、幾つかの系列のみが有効となる
ように状態間の遷移に応じて対応する部分集合を選択す
ることで実現する。従って、この符号化変調技術では、
２次元信号点の配置を規定するまでの過程が誤り訂正符
号化の過程であるということができる。
信号点は、任意の２個の信号点間のユークリッド距離よ
りも部分集合に属する２個の信号点間のユークリッド距
離が大きくなるような集合分割がなされて配置される
が、これは、帰還型たたみ込み符号器の有限状態メモリ
の状態遷移を利用して、幾つかの系列のみが有効となる
ように状態間の遷移に応じて対応する部分集合を選択す
ることで実現する。従って、この符号化変調技術では、
２次元信号点の配置を規定するまでの過程が誤り訂正符
号化の過程であるということができる。
【０００６】具体的に言えば、送信側では、情報シンボ
ルが３ビットであれば、例えば符号化率２／３、状態数
８の帰還型たたみ込み符号器（図３に示すように、この
符号器は３つのレジスタ４１と２つの排他的論理和回路
４２で構成される。）に入力３ビットのシンボル（ｘ
1 、ｘ2 、ｘ3 ）に１ビットの冗長ビットを付加した４
ビットのシンボル（ｙ0 、ｙ1 、ｙ2 、ｙ3 ）を得、こ
れを図４に示す１６値直交振幅変調（１６ＱＡＭ）の信
号点配置に従って写像し変調して送信することになる。
ルが３ビットであれば、例えば符号化率２／３、状態数
８の帰還型たたみ込み符号器（図３に示すように、この
符号器は３つのレジスタ４１と２つの排他的論理和回路
４２で構成される。）に入力３ビットのシンボル（ｘ
1 、ｘ2 、ｘ3 ）に１ビットの冗長ビットを付加した４
ビットのシンボル（ｙ0 、ｙ1 、ｙ2 、ｙ3 ）を得、こ
れを図４に示す１６値直交振幅変調（１６ＱＡＭ）の信
号点配置に従って写像し変調して送信することになる。
【０００７】なお、図３から明らかなように、符号器の
出力は、ｙ0 が冗長ビット、ｘ1(＝ｙ1)とｘ2(＝ｙ2)が
符号器の状態遷移に影響を与える符号化ビット、ｘ3(＝
ｙ3)が符号器の状態遷移に影響を与えない非符号化ビッ
トである。図３の右側端には８つの状態（Ｓ0 〜Ｓ7)と
各レジスタの値（ｉ0 〜ｉ2)との関係を示してある。ま
た、図４に示す１６個の信号点における上記部分集合
は、Ａ＝｛ａ、ａ′｝、Ｂ＝｛ｂ、ｂ′｝、Ｃ＝｛ｃ、
ｃ′｝、Ｄ＝｛ｄ、ｄ′｝、Ｅ＝｛ｅ、ｅ′｝、Ｆ＝
｛ｆ、ｆ′｝、Ｇ＝｛ｇ、ｇ′｝、Ｈ＝｛ｈ、ｈ′｝と
する。
出力は、ｙ0 が冗長ビット、ｘ1(＝ｙ1)とｘ2(＝ｙ2)が
符号器の状態遷移に影響を与える符号化ビット、ｘ3(＝
ｙ3)が符号器の状態遷移に影響を与えない非符号化ビッ
トである。図３の右側端には８つの状態（Ｓ0 〜Ｓ7)と
各レジスタの値（ｉ0 〜ｉ2)との関係を示してある。ま
た、図４に示す１６個の信号点における上記部分集合
は、Ａ＝｛ａ、ａ′｝、Ｂ＝｛ｂ、ｂ′｝、Ｃ＝｛ｃ、
ｃ′｝、Ｄ＝｛ｄ、ｄ′｝、Ｅ＝｛ｅ、ｅ′｝、Ｆ＝
｛ｆ、ｆ′｝、Ｇ＝｛ｇ、ｇ′｝、Ｈ＝｛ｈ、ｈ′｝と
する。
【０００８】さて、上記文献によれば、このように符号
化された信号系列の復号は、最尤復号法として知られて
いるビタビアルゴリズムを利用できるとされている。し
かし、上記文献ではビタビ復号器の具体的構成方法につ
いての言及はない。そこで、図３及び図４に例示する方
式で符号化され変調された信号を一般的な構成方法によ
るビタビ復号器（図８）にて復号することを検討し、最
適な復号器の構成を得る手立てとする。
化された信号系列の復号は、最尤復号法として知られて
いるビタビアルゴリズムを利用できるとされている。し
かし、上記文献ではビタビ復号器の具体的構成方法につ
いての言及はない。そこで、図３及び図４に例示する方
式で符号化され変調された信号を一般的な構成方法によ
るビタビ復号器（図８）にて復号することを検討し、最
適な復号器の構成を得る手立てとする。
【０００９】ビタビ復号器は、一般に図８に示すよう
に、枝メトリック発生器２３と、部分集合最尤値判定器
２４と、ＡＣＳ回路２５と、最尤パス判定器２７と、非
符号化ビット判別器２９と、セレクタ２８と、パスメモ
リ回路８６とで基本的に構成される。
に、枝メトリック発生器２３と、部分集合最尤値判定器
２４と、ＡＣＳ回路２５と、最尤パス判定器２７と、非
符号化ビット判別器２９と、セレクタ２８と、パスメモ
リ回路８６とで基本的に構成される。
【００１０】２つの入力端子（２１、２２）に印加され
る２系列の信号（Ｉch（Ｉチャネル）データ、Ｑch（Ｑ
チャネル）データ）は、直交同期検波された２系列の復
調信号それぞれの振幅値をｍビットで量子化したもので
ある。これは、枝メトリック発生器２３と非符号化ビッ
ト判別器２９とに入力する。
る２系列の信号（Ｉch（Ｉチャネル）データ、Ｑch（Ｑ
チャネル）データ）は、直交同期検波された２系列の復
調信号それぞれの振幅値をｍビットで量子化したもので
ある。これは、枝メトリック発生器２３と非符号化ビッ
ト判別器２９とに入力する。
【００１１】枝メトリック発生器２３では、Ｉchデータ
とＱchデータとを受けて受信シンボル点と各送信シンボ
ル点との距離（枝メトリック）を求める。例えば、送信
されたあるシンボルが伝送路の雑音により誤った結果、
直交同期検波したときの受信シンボル点が図５に示すよ
うにＲ点に位置したとすると、枝メトリック発生器２３
では、この受信シンボル点Ｒと各送信シンボル点（ａ、
ａ′、ｂ、ｂ′、ｃ、ｃ′、ｄ、ｄ′、ｅ、ｅ′、ｆ、
ｆ′、ｇ、ｇ′、ｈ、ｈ′）との枝メトリック（BM00、
BM01、BM10、BM11、BM20、BM21、BM30、BM31、BM40、BM
41、BM50、BM51、BM60、BM61、BM70、BM71) を求める。
とＱchデータとを受けて受信シンボル点と各送信シンボ
ル点との距離（枝メトリック）を求める。例えば、送信
されたあるシンボルが伝送路の雑音により誤った結果、
直交同期検波したときの受信シンボル点が図５に示すよ
うにＲ点に位置したとすると、枝メトリック発生器２３
では、この受信シンボル点Ｒと各送信シンボル点（ａ、
ａ′、ｂ、ｂ′、ｃ、ｃ′、ｄ、ｄ′、ｅ、ｅ′、ｆ、
ｆ′、ｇ、ｇ′、ｈ、ｈ′）との枝メトリック（BM00、
BM01、BM10、BM11、BM20、BM21、BM30、BM31、BM40、BM
41、BM50、BM51、BM60、BM61、BM70、BM71) を求める。
【００１２】なお、枝メトリックとは、ユークリッド距
離相当のものであり、ユークリッド距離が大きくなるほ
ど小さな値となるものである。
離相当のものであり、ユークリッド距離が大きくなるほ
ど小さな値となるものである。
【００１３】部分集合最尤値判定器２４では、部分集合
（BM00、BM01）、同（BM10、BM11）、同（BM20、BM
21）、同（BM30、BM31）、同（BM40、BM41）、同（BM
50、BM51）、同（BM60、BM61）、同（BM70、BM71) にお
いて値が大きい方を求め、BM0 〜BM7 を決定しＡＣＳ回
路２５へ出力する。また、各部分集合で選択したシンボ
ルの情報を非符号化ビット判別器２９へ出力する。
（BM00、BM01）、同（BM10、BM11）、同（BM20、BM
21）、同（BM30、BM31）、同（BM40、BM41）、同（BM
50、BM51）、同（BM60、BM61）、同（BM70、BM71) にお
いて値が大きい方を求め、BM0 〜BM7 を決定しＡＣＳ回
路２５へ出力する。また、各部分集合で選択したシンボ
ルの情報を非符号化ビット判別器２９へ出力する。
【００１４】非符号化ビット判別器２９では、部分集合
最尤値判定器２４からの選択シンボル情報に基づき、Ｉ
chデータとＱchデータから選択された信号点の非符号化
ビットを抽出しパスメモリ回路８６へ与える。
最尤値判定器２４からの選択シンボル情報に基づき、Ｉ
chデータとＱchデータから選択された信号点の非符号化
ビットを抽出しパスメモリ回路８６へ与える。
【００１５】なお、今の例では、非符号化ビットはｙ3
であるが、ここで抽出される非符号化ビットは数式１と
表記される。これは、ｉ＝｛Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ、Ｈ｝としたとき、部分集合ｉの非符号化ビットの代
表値を表す。
であるが、ここで抽出される非符号化ビットは数式１と
表記される。これは、ｉ＝｛Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ、Ｈ｝としたとき、部分集合ｉの非符号化ビットの代
表値を表す。
【００１６】
【数１】
【００１７】次に、ＡＣＳ回路２５では部分集合最尤値
判定器２４が選択した各部分集合の代表値（BM0 〜BM7)
と、図３に示した帰還型たたみ込み符号器で規定される
全ての状態遷移とを対応させ、８つの状態（Ｓ0 〜Ｓ
7 ）における１つの状態と遷移結合する幾つかの状態が
それぞれ保持している過去の累積値と前記選択指定され
た各代表値（BM0 〜BM7)との加算をそれぞれ行い、最も
大きい加算値をその状態のパスメトリック（PM0 〜PM7)
として選択する一方、８つの状態（Ｓ0 〜Ｓ7 ）のそれ
ぞれに対応するセレクト信号（SEL0〜SEL7) を形成す
る。
判定器２４が選択した各部分集合の代表値（BM0 〜BM7)
と、図３に示した帰還型たたみ込み符号器で規定される
全ての状態遷移とを対応させ、８つの状態（Ｓ0 〜Ｓ
7 ）における１つの状態と遷移結合する幾つかの状態が
それぞれ保持している過去の累積値と前記選択指定され
た各代表値（BM0 〜BM7)との加算をそれぞれ行い、最も
大きい加算値をその状態のパスメトリック（PM0 〜PM7)
として選択する一方、８つの状態（Ｓ0 〜Ｓ7 ）のそれ
ぞれに対応するセレクト信号（SEL0〜SEL7) を形成す
る。
【００１８】このＡＣＳ回路は、具体的には、図６に示
すように構成される。図６は、状態Ｓ0 におけるパスメ
トリックPM0 及びセレクト信号SEL0を求める回路を示し
ている。以下、図６に従って説明する。
すように構成される。図６は、状態Ｓ0 におけるパスメ
トリックPM0 及びセレクト信号SEL0を求める回路を示し
ている。以下、図６に従って説明する。
【００１９】図６において、状態Ｓ0 のパストリックPM
0 に関し、部分集合最尤値判定器２４から入力するBM0
〜BM7 の内BM0 、BM4 、BM2 、BM6 と、４つのパスメト
リック保持回路５１の出力値である状態（Ｓ0 、Ｓ2 、
Ｓ4 、Ｓ6 ）のパスメトリック(PMO、PM2 、PM4 、PM6)
の対応するものとを４つの加算器５２の対応するもので
加算し、比較器５３で最大の状態パスメトリックを求
め、その情報を再び状態Ｓ0 のパスメトリック保持回路
５１に格納する。また、比較器５３で得られたセレクト
信号SEL0をパスメモリ回路８６に出力する。
0 に関し、部分集合最尤値判定器２４から入力するBM0
〜BM7 の内BM0 、BM4 、BM2 、BM6 と、４つのパスメト
リック保持回路５１の出力値である状態（Ｓ0 、Ｓ2 、
Ｓ4 、Ｓ6 ）のパスメトリック(PMO、PM2 、PM4 、PM6)
の対応するものとを４つの加算器５２の対応するもので
加算し、比較器５３で最大の状態パスメトリックを求
め、その情報を再び状態Ｓ0 のパスメトリック保持回路
５１に格納する。また、比較器５３で得られたセレクト
信号SEL0をパスメモリ回路８６に出力する。
【００２０】なお、同時刻のおける他の状態（Ｓ1 〜Ｓ
7 ）のパスメトリック(PM1〜PM7)及びセレクト信号(SEL
10〜SEL7) は、図６に示したのと同様の構成で求められ
る。但し、各加算器５２に入力される４組は以下の通り
である。状態Ｓ1 では（PM0、BM4)(PM2、BM0)(PM4、BM
6)(PM6、BM2)。状態Ｓ2 では(PM0、BM2)(PM2、BM6)(PM
4、BM0)(PM6、BM4)。状態Ｓ3 では(PM0、BM6)(PM2、BM
2)(PM4、BM4)(PM6、BM0)。状態Ｓ4 では(PM1、BM1)(PM
3、BM5)(PM5、BM3)(PM7、BM7)。状態Ｓ5 では（PM1 、B
M5)(PM3、BM1)(PM5、BM7)(PM7、BM3)。状態Ｓ6 では(PM
1、BM3)(PM3、BM7)(PM5、BM1)(PM7、BM5)。状態Ｓ7 で
は(PM1、BM7)(PM3、BM3)(PM5、BM5)(PM7、BM1)。
7 ）のパスメトリック(PM1〜PM7)及びセレクト信号(SEL
10〜SEL7) は、図６に示したのと同様の構成で求められ
る。但し、各加算器５２に入力される４組は以下の通り
である。状態Ｓ1 では（PM0、BM4)(PM2、BM0)(PM4、BM
6)(PM6、BM2)。状態Ｓ2 では(PM0、BM2)(PM2、BM6)(PM
4、BM0)(PM6、BM4)。状態Ｓ3 では(PM0、BM6)(PM2、BM
2)(PM4、BM4)(PM6、BM0)。状態Ｓ4 では(PM1、BM1)(PM
3、BM5)(PM5、BM3)(PM7、BM7)。状態Ｓ5 では（PM1 、B
M5)(PM3、BM1)(PM5、BM7)(PM7、BM3)。状態Ｓ6 では(PM
1、BM3)(PM3、BM7)(PM5、BM1)(PM7、BM5)。状態Ｓ7 で
は(PM1、BM7)(PM3、BM3)(PM5、BM5)(PM7、BM1)。
【００２１】パスメモリ回路８６は、ｙ1 の推定値（数
式２と表記）を求めるためのメモリＰ１と、ｙ2 の推定
値（数式３と表記）を求めるためのメモリＰ２と、ｙ3
の推定値（数式４と表記）を求めるためのメモリＰ３と
の３面構成を取り、各々初段の入力値が異なるのみで構
成は同一である。
式２と表記）を求めるためのメモリＰ１と、ｙ2 の推定
値（数式３と表記）を求めるためのメモリＰ２と、ｙ3
の推定値（数式４と表記）を求めるためのメモリＰ３と
の３面構成を取り、各々初段の入力値が異なるのみで構
成は同一である。
【００２２】
【数２】
【００２３】
【数３】
【００２４】
【数４】
【００２５】即ち、図９に示すように、ＡＣＳ回路２５
からのセレクタ信号（SEL0，SEL1，……，SEL7）に従っ
て希望の信号を選択するセレクタ９１とこのセレクタ９
１の出力を格納するレジスタ９２とのｊ段で構成される
が、初段のセレクタ９１の入力は、メモリＰ１では初期
値（００１１）、メモリＰ２では初期値（０１０１）、
メモリＰ３ではＳ0 〜Ｓ7 の各状態に対応した前記非符
号化ビットであり、２段目以降のセレクタ９１の入力は
前段の４つのレジスタ９２の出力となっている。そし
て、終段（ｊ段目）のレジスタ９２の出力は、メモリＰ
１ではD01 〜D71の各状態、メモリＰ２ではD02 〜D72
の各状態、メモリＰ３ではD03 〜D73 の各状態となる。
各セレクタ及び各レジスタの動作はシンボル時間内に同
時平行的に行われる。
からのセレクタ信号（SEL0，SEL1，……，SEL7）に従っ
て希望の信号を選択するセレクタ９１とこのセレクタ９
１の出力を格納するレジスタ９２とのｊ段で構成される
が、初段のセレクタ９１の入力は、メモリＰ１では初期
値（００１１）、メモリＰ２では初期値（０１０１）、
メモリＰ３ではＳ0 〜Ｓ7 の各状態に対応した前記非符
号化ビットであり、２段目以降のセレクタ９１の入力は
前段の４つのレジスタ９２の出力となっている。そし
て、終段（ｊ段目）のレジスタ９２の出力は、メモリＰ
１ではD01 〜D71の各状態、メモリＰ２ではD02 〜D72
の各状態、メモリＰ３ではD03 〜D73 の各状態となる。
各セレクタ及び各レジスタの動作はシンボル時間内に同
時平行的に行われる。
【００２６】最尤パス判定器２７は、ＡＣＳ回路２５に
おいてあるシンボル時間内に得られたPM0 ，PM1 ，…
…，PM7 の中で最も大きいものを判定し、その情報をセ
レクタ２８に出力する。
おいてあるシンボル時間内に得られたPM0 ，PM1 ，…
…，PM7 の中で最も大きいものを判定し、その情報をセ
レクタ２８に出力する。
【００２７】セレクタ２８は、最尤パス判定器２７の出
力判定情報に基づき、パスメモリ回路８６の各メモリの
ｊ段目のレジスタ９２の出力値（D0，D1，……，D7）の
中から該当するものを選択出力する。この出力値が送信
データ（ｙ3 、ｙ2 、ｙ1 ）の推定値（前記数式４、同
３、同２）であり、求める復号データ（数式５、同６、
同７）である。
力判定情報に基づき、パスメモリ回路８６の各メモリの
ｊ段目のレジスタ９２の出力値（D0，D1，……，D7）の
中から該当するものを選択出力する。この出力値が送信
データ（ｙ3 、ｙ2 、ｙ1 ）の推定値（前記数式４、同
３、同２）であり、求める復号データ（数式５、同６、
同７）である。
【００２８】
【数５】
【００２９】
【数６】
【００３０】
【数７】
【００３１】なお、上記動作は受信シンボルが入力端子
（２１、２２）から入力する毎に繰り返し行われ、復号
データ（前記数式５〜同７）は受信シンボルが入力端子
（２１、２２）に入力してからｊシンボル時間後に得ら
れる。
（２１、２２）から入力する毎に繰り返し行われ、復号
データ（前記数式５〜同７）は受信シンボルが入力端子
（２１、２２）に入力してからｊシンボル時間後に得ら
れる。
【００３２】
【発明が解決しようとする課題】上述したように、帰還
型たたみ込み符号器にて誤り訂正符号化した情報シンボ
ル列を直交振幅変調方式により送信する通信方式の受信
側において誤り訂正復号化を行うビタビ復号器を一般的
な構成方法により構成した場合、パスメモリ回路におい
て非符号化ビットを推定することにしているので、多く
の情報を送るため帰還型たたみ込み符号器を固定して２
次元信号点配置上の信号点を増加させると増加した非符
号化ビットの数分のメモリを追加する必要がある。
型たたみ込み符号器にて誤り訂正符号化した情報シンボ
ル列を直交振幅変調方式により送信する通信方式の受信
側において誤り訂正復号化を行うビタビ復号器を一般的
な構成方法により構成した場合、パスメモリ回路におい
て非符号化ビットを推定することにしているので、多く
の情報を送るため帰還型たたみ込み符号器を固定して２
次元信号点配置上の信号点を増加させると増加した非符
号化ビットの数分のメモリを追加する必要がある。
【００３３】つまり、上述した従来の構成法では、パス
メモリ回路の回路規模が非符号化ビットの数に応じて変
動し、多値数の増加と共に回路規模が増大する構成であ
るので、ＬＳＩ化を行う上でコストと実現性が問題とな
る。
メモリ回路の回路規模が非符号化ビットの数に応じて変
動し、多値数の増加と共に回路規模が増大する構成であ
るので、ＬＳＩ化を行う上でコストと実現性が問題とな
る。
【００３４】本発明の目的は、回路規模を増大させるこ
となく多値数を増加させ得るビタビ復号器を提供するこ
とにある。
となく多値数を増加させ得るビタビ復号器を提供するこ
とにある。
【００３５】
【課題を解決するための手段】前記目的を達成するため
に、本発明のビタビ復号器は次の如き構成を有する。即
ち、本発明のビタビ復号器は、帰還型たたみ込み符号器
にて誤り訂正符号化した情報シンボル列を直交振幅変調
方式により送信する通信方式の受信側において誤り訂正
復号化を行うビタビ復号器であって； このビタビ復号
器は、直交検波復調信号を受けて受信シンボル点と各送
信シンボル点との距離を求める枝メトリック発生器と；
前記枝メトリック発生器の出力を受けて各部分集合の
代表値を決定する部分集合最尤値判定器と； 前記枝メ
トリック発生器の出力に含まれる非符号化ビットを前記
部分集合最尤値判定器から与えられる各部分集合のどの
信号点を選択したかの情報に基づき判別しそれらを出力
する非符号化ビット判別器と； 前記非符号化ビット判
別器の各出力をそれぞれ一定期間保持するレジスタ群
と； 前記部分集合最尤値判定器が選択した各部分集合
の代表値と、前記帰還型たたみ込み符号器で規定される
全ての状態遷移とを対応させ、１つの状態と遷移結合す
る幾つかの状態がそれぞれ保持している過去の累積値と
前記選択指定された各代表値との加算をそれぞれ行い、
最も大きい加算値をその状態のパスメトリックとして選
択するＡＣＳ回路と； 前記ＡＣＳ回路が各状態毎に選
択したパス情報に従い、冗長ビットを推定するためのパ
スメモリ及び符号化ビットを推定するためのパスメモリ
群におけるパスセレクトを行うパスメモリ回路と； 前
記ＡＣＳ回路が各状態毎に保持しているパスメトリック
から現時点の最尤パス情報を求める最尤パス判定器と；
前記パスメモリ回路において選択されたパスの最も過
去の値を前記最尤パス判定器の判定情報に従い選択する
第１のセレクタと； 前記第１のセレクタの出力情報に
従って前記シフトレジスタ群の該当するものを選択する
第２のセレクタと； を備え、前記第１及び第２のセレ
クタの出力を復号データとする； ことを特徴とするも
のである。
に、本発明のビタビ復号器は次の如き構成を有する。即
ち、本発明のビタビ復号器は、帰還型たたみ込み符号器
にて誤り訂正符号化した情報シンボル列を直交振幅変調
方式により送信する通信方式の受信側において誤り訂正
復号化を行うビタビ復号器であって； このビタビ復号
器は、直交検波復調信号を受けて受信シンボル点と各送
信シンボル点との距離を求める枝メトリック発生器と；
前記枝メトリック発生器の出力を受けて各部分集合の
代表値を決定する部分集合最尤値判定器と； 前記枝メ
トリック発生器の出力に含まれる非符号化ビットを前記
部分集合最尤値判定器から与えられる各部分集合のどの
信号点を選択したかの情報に基づき判別しそれらを出力
する非符号化ビット判別器と； 前記非符号化ビット判
別器の各出力をそれぞれ一定期間保持するレジスタ群
と； 前記部分集合最尤値判定器が選択した各部分集合
の代表値と、前記帰還型たたみ込み符号器で規定される
全ての状態遷移とを対応させ、１つの状態と遷移結合す
る幾つかの状態がそれぞれ保持している過去の累積値と
前記選択指定された各代表値との加算をそれぞれ行い、
最も大きい加算値をその状態のパスメトリックとして選
択するＡＣＳ回路と； 前記ＡＣＳ回路が各状態毎に選
択したパス情報に従い、冗長ビットを推定するためのパ
スメモリ及び符号化ビットを推定するためのパスメモリ
群におけるパスセレクトを行うパスメモリ回路と； 前
記ＡＣＳ回路が各状態毎に保持しているパスメトリック
から現時点の最尤パス情報を求める最尤パス判定器と；
前記パスメモリ回路において選択されたパスの最も過
去の値を前記最尤パス判定器の判定情報に従い選択する
第１のセレクタと； 前記第１のセレクタの出力情報に
従って前記シフトレジスタ群の該当するものを選択する
第２のセレクタと； を備え、前記第１及び第２のセレ
クタの出力を復号データとする； ことを特徴とするも
のである。
【００３６】
【作用】次に、前記の如く構成される本発明のビタビ復
号器の作用を説明する。本発明では、パスメモリ回路を
冗長ビットを推定するためのパスメモリ及び符号化ビッ
トを推定するためのパスメモリ群におけるパスセレクト
を行うように構成し、非符号化ビット判別器が出力する
非符号化ビットをシフトレジスタ群で一定期間保持する
ようにし、パスメモリ回路において選択されたパスの該
当するものを選択する第１のセレクタ（一般的な構成法
におけるもの）の出力とこの第１のセレクタの出力に従
って前記シフトレジスタ群の該当するものの出力を選択
する第２のセレクタの出力とで以て復号データを構成す
るようにしてある。
号器の作用を説明する。本発明では、パスメモリ回路を
冗長ビットを推定するためのパスメモリ及び符号化ビッ
トを推定するためのパスメモリ群におけるパスセレクト
を行うように構成し、非符号化ビット判別器が出力する
非符号化ビットをシフトレジスタ群で一定期間保持する
ようにし、パスメモリ回路において選択されたパスの該
当するものを選択する第１のセレクタ（一般的な構成法
におけるもの）の出力とこの第１のセレクタの出力に従
って前記シフトレジスタ群の該当するものの出力を選択
する第２のセレクタの出力とで以て復号データを構成す
るようにしてある。
【００３７】従って、パスメモリ回路では一般的な構成
法では必要であった非符号化ビットに対するパスメモリ
を削除してあるので、回路の小型化が図れる。また、非
符号化ビットを増やして多値数を増加させる場合でもシ
フトレジスタの個数を増やすことで容易に対応でき、Ｌ
ＳＩ化が容易となり、回路規模を増大させずに高多値化
に対応できる。
法では必要であった非符号化ビットに対するパスメモリ
を削除してあるので、回路の小型化が図れる。また、非
符号化ビットを増やして多値数を増加させる場合でもシ
フトレジスタの個数を増やすことで容易に対応でき、Ｌ
ＳＩ化が容易となり、回路規模を増大させずに高多値化
に対応できる。
【００３８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明のビタビ復号器の一般的な構成を示
し、図２は本発明の一実施例に係るビタビ復号器を示
す。本実施例回路は、図８の場合と同様に、図３に示し
た帰還型たたみこみ符号器の出力（ｙ3 、ｙ2 、ｙ1 、
ｙ0 ）を図４に示した１６ＱＡＭの信号点配置に従って
写像し変調したものに対する回路であり、受信シンボル
点は図５に示したＲ点にある。従って、図８と同一構成
部分に同一符号を付してある。以下、本発明に係る部分
を中心に説明する。
する。図１は本発明のビタビ復号器の一般的な構成を示
し、図２は本発明の一実施例に係るビタビ復号器を示
す。本実施例回路は、図８の場合と同様に、図３に示し
た帰還型たたみこみ符号器の出力（ｙ3 、ｙ2 、ｙ1 、
ｙ0 ）を図４に示した１６ＱＡＭの信号点配置に従って
写像し変調したものに対する回路であり、受信シンボル
点は図５に示したＲ点にある。従って、図８と同一構成
部分に同一符号を付してある。以下、本発明に係る部分
を中心に説明する。
【００３９】本発明では、パスメモリ回路２６に若干の
修正を加えると共に、シフトレジスタ群（ｊ段シフトレ
ジスタ）３０と（第２の）セレクタ３１とを設けてあ
る。
修正を加えると共に、シフトレジスタ群（ｊ段シフトレ
ジスタ）３０と（第２の）セレクタ３１とを設けてあ
る。
【００４０】非符号化ビット判別器２９の各出力はｊ段
シフトレジスタ３０に一時記憶保持され、セレクタ３１
に出力される。
シフトレジスタ３０に一時記憶保持され、セレクタ３１
に出力される。
【００４１】また、パスメモリ回路２６は、冗長ビット
ｙ0 の推定値（数式８と表記）を求めるためのメモリＰ
０、符号化ビットｙ1 の推定値（前記数式２）を求める
ためのメモリＰ１、符号化ビットｙ2 の推定値（前記数
式３）を求めるためのメモリＰ２の３面構成をとり、各
々初段の入力値が異なるのみで構成は同一である。
ｙ0 の推定値（数式８と表記）を求めるためのメモリＰ
０、符号化ビットｙ1 の推定値（前記数式２）を求める
ためのメモリＰ１、符号化ビットｙ2 の推定値（前記数
式３）を求めるためのメモリＰ２の３面構成をとり、各
々初段の入力値が異なるのみで構成は同一である。
【００４２】
【数８】
【００４３】即ち、図７に示すように、パスメモリ回路
は、ＡＣＳ回路２５からのセレクタ信号（SEL0，SEL1，
……，SEL7）に従って希望の信号を選択するセレクタ６
１とこのセレクタ６１の出力を格納するレジスタ６２と
のｊ段で構成されるが、初段のセレクタ６１の入力は、
メモリＰ０では状態（Ｓ0 、Ｓ2 、Ｓ4 、Ｓ6 ）が初期
値（００００）、状態（Ｓ1 、Ｓ3 、Ｓ5 、Ｓ7 ）が初
期値（１１１１）であり、メモリＰ１では状態（Ｓ0 〜
Ｓ3 ）が初期値（００１１）、状態（Ｓ4 〜Ｓ 7 ）が初
期値（１１００）であり、、メモリＰ２では状態Ｓ0 と
同（Ｓ2 〜Ｓ7）が初期値（０１０１）、状態Ｓ1 が初
期値（１１１１）である。２段目以降のセレクタ６１の
入力は前段の４つのレジスタ６２の出力となっている。
そして、終段（ｊ段目）のレジスタ６２の出力は、メモ
リＰ０ではD00 〜D70 の各状態、メモリＰ１ではD01 〜
D71 の各状態、メモリＰ２ではD02 〜D72 の各状態とな
る。各セレクタ及び各レジスタの動作はシンボル時間内
に同時平行的に行われることは前述した通りである。
は、ＡＣＳ回路２５からのセレクタ信号（SEL0，SEL1，
……，SEL7）に従って希望の信号を選択するセレクタ６
１とこのセレクタ６１の出力を格納するレジスタ６２と
のｊ段で構成されるが、初段のセレクタ６１の入力は、
メモリＰ０では状態（Ｓ0 、Ｓ2 、Ｓ4 、Ｓ6 ）が初期
値（００００）、状態（Ｓ1 、Ｓ3 、Ｓ5 、Ｓ7 ）が初
期値（１１１１）であり、メモリＰ１では状態（Ｓ0 〜
Ｓ3 ）が初期値（００１１）、状態（Ｓ4 〜Ｓ 7 ）が初
期値（１１００）であり、、メモリＰ２では状態Ｓ0 と
同（Ｓ2 〜Ｓ7）が初期値（０１０１）、状態Ｓ1 が初
期値（１１１１）である。２段目以降のセレクタ６１の
入力は前段の４つのレジスタ６２の出力となっている。
そして、終段（ｊ段目）のレジスタ６２の出力は、メモ
リＰ０ではD00 〜D70 の各状態、メモリＰ１ではD01 〜
D71 の各状態、メモリＰ２ではD02 〜D72 の各状態とな
る。各セレクタ及び各レジスタの動作はシンボル時間内
に同時平行的に行われることは前述した通りである。
【００４４】（第１の）セレクタ２８は、前述したよう
に、最尤パス判定器２７の出力判定情報に基づき、パス
メモリ回路２６の各メモリのｊ段目のレジスタ６２の出
力値（D0，D1，……，D7) の中から該当するものの３ビ
ットを選択し並列出力する。この動作は図８の場合と同
様であるが、本発明では、その３ビットがセレクタ３１
に制御信号として与えられる。
に、最尤パス判定器２７の出力判定情報に基づき、パス
メモリ回路２６の各メモリのｊ段目のレジスタ６２の出
力値（D0，D1，……，D7) の中から該当するものの３ビ
ットを選択し並列出力する。この動作は図８の場合と同
様であるが、本発明では、その３ビットがセレクタ３１
に制御信号として与えられる。
【００４５】即ち、セレクタ３１は、セレクタ２８の出
力をセレクト信号として用い、ｊ段シフトレジスタ３０
の各々の最終段の出力値の該当するものを選択する。
力をセレクト信号として用い、ｊ段シフトレジスタ３０
の各々の最終段の出力値の該当するものを選択する。
【００４６】このセレクタ３１の出力値とセレクタ２８
の出力値が送信データ（ｙ0 、ｙ1、ｙ2 、ｙ3 ）の推
定値（前記数式８、同２〜同４）であり、求める復号デ
ータ（前記数式７、同６、同５）である。
の出力値が送信データ（ｙ0 、ｙ1、ｙ2 、ｙ3 ）の推
定値（前記数式８、同２〜同４）であり、求める復号デ
ータ（前記数式７、同６、同５）である。
【００４７】なお、上記動作は前述したように、受信シ
ンボルが入力端子（２１、２２）から入力する毎に繰り
返し行われ、復号データ（前記数式５〜同７）は受信シ
ンボルが入力端子（２１、２２）に入力してからｊシン
ボル時間後に得られる。
ンボルが入力端子（２１、２２）から入力する毎に繰り
返し行われ、復号データ（前記数式５〜同７）は受信シ
ンボルが入力端子（２１、２２）に入力してからｊシン
ボル時間後に得られる。
【００４８】
【発明の効果】以上説明したように、本発明のビタビ復
号器によれば、パスメモリ回路を冗長ビットを推定する
ためのパスメモリ及び符号化ビットを推定するためのパ
スメモリ群におけるパスセレクトを行うように構成し、
非符号化ビット判別器が出力する非符号化ビットをシフ
トレジスタ群で一定期間保持するようにし、パスメモリ
回路において選択されたパスの該当するものを選択する
第１のセレクタ（一般的な構成法におけるもの）の出力
とこの第１のセレクタの出力に従って前記シフトレジス
タ群の該当するものの出力を選択する第２のセレクタの
出力とで以て復号データを構成するようにしたので、パ
スメモリ回路では一般的な構成法では必要であった非符
号化ビットに対するパスメモリを削除でき、回路の小型
化が図れる。また、非符号化ビットを増やして多値数を
増加させる場合でもシフトレジスタの個数を増やすこと
で容易に対応でき、ＬＳＩ化が容易となり、回路規模を
増大させずに高多値化に対応できる。そして、多値数の
増加と共にパスメモリの削除効果が一層顕著に表れる。
号器によれば、パスメモリ回路を冗長ビットを推定する
ためのパスメモリ及び符号化ビットを推定するためのパ
スメモリ群におけるパスセレクトを行うように構成し、
非符号化ビット判別器が出力する非符号化ビットをシフ
トレジスタ群で一定期間保持するようにし、パスメモリ
回路において選択されたパスの該当するものを選択する
第１のセレクタ（一般的な構成法におけるもの）の出力
とこの第１のセレクタの出力に従って前記シフトレジス
タ群の該当するものの出力を選択する第２のセレクタの
出力とで以て復号データを構成するようにしたので、パ
スメモリ回路では一般的な構成法では必要であった非符
号化ビットに対するパスメモリを削除でき、回路の小型
化が図れる。また、非符号化ビットを増やして多値数を
増加させる場合でもシフトレジスタの個数を増やすこと
で容易に対応でき、ＬＳＩ化が容易となり、回路規模を
増大させずに高多値化に対応できる。そして、多値数の
増加と共にパスメモリの削除効果が一層顕著に表れる。
【図１】本発明のビタビ復号器の一般的な構成ブロック
図である。
図である。
【図２】本発明の一実施例に係るビタビ復号器の構成ブ
ロック図である。
ロック図である。
【図３】符号化率２／３、８状態の帰還型たたみこみ符
号器の構成ブロック図である。
号器の構成ブロック図である。
【図４】１６ＱＡＭ方式の信号点配置図及び図３の符号
器の出力値の写像の説明図である。
器の出力値の写像の説明図である。
【図５】受信シンボル点Ｒと各送信シンボル点との枝メ
トリックの説明図である。
トリックの説明図である。
【図６】ＡＣＳ回路の状態Ｓ0 のパスメトリックを求め
る回路図である。
る回路図である。
【図７】本発明の一実施例に係るビタビ復号器で用いる
パスメモリ回路の構成ブロックである。
パスメモリ回路の構成ブロックである。
【図８】従来の一般的な構成法によるビタビ復号器の構
成ブロック図である。
成ブロック図である。
【図９】従来の一般的な構成法によるビタビ復号器で用
いるパスメモリ回路の構成ブロックである。
いるパスメモリ回路の構成ブロックである。
３，２３ 枝メトリック発生器 ４，２４ 部分集合最尤値判定器 ５，２５ ＡＣＳ回路 ６，２６ パスメモリ回路 ７，２７ 最尤パス判定器 ２８，３１ セレクタ ２９ 非符号化ビット判別器 ３０ ｊ段シフトレジスタ
Claims (1)
- 【請求項１】 帰還型たたみ込み符号器にて誤り訂正符
号化した情報シンボル列を直交振幅変調方式により送信
する通信方式の受信側において誤り訂正復号化を行うビ
タビ復号器であって； このビタビ復号器は、直交検波
復調信号を受けて受信シンボル点と各送信シンボル点と
の距離を求める枝メトリック発生器と； 前記枝メトリ
ック発生器の出力を受けて各部分集合の代表値を決定す
る部分集合最尤値判定器と； 前記枝メトリック発生器
の出力に含まれる非符号化ビットを前記部分集合最尤値
判定器から与えられる各部分集合のどの信号点を選択し
たかの情報に基づき判別しそれらを出力する非符号化ビ
ット判別器と； 前記非符号化ビット判別器の各出力を
それぞれ一定期間保持するレジスタ群と； 前記部分集
合最尤値判定器が選択した各部分集合の代表値と、前記
帰還型たたみ込み符号器で規定される全ての状態遷移と
を対応させ、１つの状態と遷移結合する幾つかの状態が
それぞれ保持している過去の累積値と前記選択指定され
た各代表値との加算をそれぞれ行い、最も大きい加算値
をその状態のパスメトリックとして選択するＡＣＳ回路
と； 前記ＡＣＳ回路が各状態毎に選択したパス情報に
従い、冗長ビットを推定するためのパスメモリ及び符号
化ビットを推定するためのパスメモリ群におけるパスセ
レクトを行うパスメモリ回路と； 前記ＡＣＳ回路が各
状態毎に保持しているパスメトリックから現時点の最尤
パス情報を求める最尤パス判定器と； 前記パスメモリ
回路において選択されたパスの最も過去の値を前記最尤
パス判定器の判定情報に従い選択する第１のセレクタ
と； 前記第１のセレクタの出力情報に従って前記シフ
トレジスタ群の該当するものを選択する第２のセレクタ
と； を備え、前記第１及び第２のセレクタの出力を復
号データとする； ことを特徴とするビタビ復号器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160437A JPH05335972A (ja) | 1992-05-27 | 1992-05-27 | ビタビ復号器 |
| US08/066,552 US5509021A (en) | 1992-05-27 | 1993-05-26 | Viterbi decoder for decoding error-correcting encoded information symbol string |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160437A JPH05335972A (ja) | 1992-05-27 | 1992-05-27 | ビタビ復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335972A true JPH05335972A (ja) | 1993-12-17 |
Family
ID=15714920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160437A Pending JPH05335972A (ja) | 1992-05-27 | 1992-05-27 | ビタビ復号器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5509021A (ja) |
| JP (1) | JPH05335972A (ja) |
Cited By (3)
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| KR100767052B1 (ko) * | 2005-12-30 | 2007-10-17 | 전남대학교산학협력단 | 피드백을 갖는 트렐리스 디코더 구조의 ｄｔｖ 수신기 및디코딩 방법 |
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