JPH05341318A - アクティブマトリクス型液晶表示素子 - Google Patents
アクティブマトリクス型液晶表示素子Info
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- JPH05341318A JPH05341318A JP15182492A JP15182492A JPH05341318A JP H05341318 A JPH05341318 A JP H05341318A JP 15182492 A JP15182492 A JP 15182492A JP 15182492 A JP15182492 A JP 15182492A JP H05341318 A JPH05341318 A JP H05341318A
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
- G02F1/134354—Subdivided pixels, e.g. for grey scale or redundancy the sub-pixels being capacitively coupled
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- Optics & Photonics (AREA)
Abstract
(57)【要約】
【目的】 階調表示の制御性を優れたものとし、また視
角特性を向上させて、表示品位の高いアクティブマトリ
クス型液晶表示素子を実現する。 【構成】 複数のアドレス線１と複数の信号線３と、こ
れらの交差部分に配置されるスイッチング素子、例えば
電界効果型のＴＦＴ５と、この電界効果型のＴＦＴ５を
介して前記の信号線３に接続される画素電極であって、
印加される電界強度が互いに異なる第１の表示領域およ
び第２の表示領域を各画素ごとに形成する第１の画素電
極７および第２の画素電極９と、前記の画素電極７、９
に対向する対向電極１１と、前記の画素電極７、９と前
記の対向電極１１とによって挟持される液晶層１３と、
前記の第２の表示領域の第２の画素電極９に直列に接続
される静電容量がほぼ等しく設定された 2つの容量素子
１５、１７とを具備している。
角特性を向上させて、表示品位の高いアクティブマトリ
クス型液晶表示素子を実現する。 【構成】 複数のアドレス線１と複数の信号線３と、こ
れらの交差部分に配置されるスイッチング素子、例えば
電界効果型のＴＦＴ５と、この電界効果型のＴＦＴ５を
介して前記の信号線３に接続される画素電極であって、
印加される電界強度が互いに異なる第１の表示領域およ
び第２の表示領域を各画素ごとに形成する第１の画素電
極７および第２の画素電極９と、前記の画素電極７、９
に対向する対向電極１１と、前記の画素電極７、９と前
記の対向電極１１とによって挟持される液晶層１３と、
前記の第２の表示領域の第２の画素電極９に直列に接続
される静電容量がほぼ等しく設定された 2つの容量素子
１５、１７とを具備している。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示素子に関する。
型液晶表示素子に関する。
【０００２】
【従来の技術】近年、高解像度の表示が可能なディスプ
レイデバイスとして、アクティブマトリクス型液晶表示
素子が注目されている。そのなかでも特に電界効果型ト
ランジスタ（ＦＥＴ）をスイッチング素子として備えた
アクティブマトリクス型液晶表示素子は階調表示に適し
ており、テレビ等への応用が進められている。
レイデバイスとして、アクティブマトリクス型液晶表示
素子が注目されている。そのなかでも特に電界効果型ト
ランジスタ（ＦＥＴ）をスイッチング素子として備えた
アクティブマトリクス型液晶表示素子は階調表示に適し
ており、テレビ等への応用が進められている。
【０００３】液晶表示素子の動作モードとしては、ＴＮ
型、ＤＳ型、ＧＨ型、ＤＡＰ型、熱書込み型等がある
が、アクティブマトリクス型液晶表示素子には一般にＴ
Ｎ型が用いられる。
型、ＤＳ型、ＧＨ型、ＤＡＰ型、熱書込み型等がある
が、アクティブマトリクス型液晶表示素子には一般にＴ
Ｎ型が用いられる。
【０００４】アクティブマトリクス型液晶表示素子の１
画素の等価回路を図１０に示す。アドレス線８０１と信
号線８０３との交差部近傍に、電界効果型の薄膜トラン
ジスタ（以下、ＴＦＴと略称）８０５が配置され、ＴＦ
Ｔ８０５のゲート８０７はアドレス線８０１に、ドレイ
ン８０９は信号線８０３に、またソース８１１は画素電
極８１３接続されている。そして、画素電極８１３と対
向電極８１５との間に液晶層８１７が挟持されている。
また、液晶層８１７と接する画素電極８１３および対向
電極８１５の表面には液晶分子を配向させるための配向
層等（図示省略）が形成されている。
画素の等価回路を図１０に示す。アドレス線８０１と信
号線８０３との交差部近傍に、電界効果型の薄膜トラン
ジスタ（以下、ＴＦＴと略称）８０５が配置され、ＴＦ
Ｔ８０５のゲート８０７はアドレス線８０１に、ドレイ
ン８０９は信号線８０３に、またソース８１１は画素電
極８１３接続されている。そして、画素電極８１３と対
向電極８１５との間に液晶層８１７が挟持されている。
また、液晶層８１７と接する画素電極８１３および対向
電極８１５の表面には液晶分子を配向させるための配向
層等（図示省略）が形成されている。
【０００５】ところでＴＮ型液晶表示素子のノーマリホ
ワイトモード（白背景に黒表示を行なうモード）におけ
る液晶印加電圧と透過率の関係（Ｖ−Ｔ特性）は、図１
１に一例を示すように、透過率が変化し始める電圧（し
きい値電圧Ｖthと称する）と、透過率の変化がほぼ終了
する電圧（飽和電圧Ｖsat と称する）との間に、例えば
1〜2V程度の差がある。そしてＦＥＴをスイッチング素
子として用いたアクティブマトリクス型液晶表示素子で
は、このＶthとＶsat の間にいくつかの電圧レベルを設
けることにより、階調表示を行なっている。
ワイトモード（白背景に黒表示を行なうモード）におけ
る液晶印加電圧と透過率の関係（Ｖ−Ｔ特性）は、図１
１に一例を示すように、透過率が変化し始める電圧（し
きい値電圧Ｖthと称する）と、透過率の変化がほぼ終了
する電圧（飽和電圧Ｖsat と称する）との間に、例えば
1〜2V程度の差がある。そしてＦＥＴをスイッチング素
子として用いたアクティブマトリクス型液晶表示素子で
は、このＶthとＶsat の間にいくつかの電圧レベルを設
けることにより、階調表示を行なっている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ＶthとＶsat の差は 1〜2V程度とあまり大きくないた
め、階調数を増やすに従って印加電圧レベル間の差が小
さくなり、印加電圧の制御が困難になるという問題があ
る。すなわち、アクティブマトリクス型液晶表示素子に
おいて、例えば64階調表示を行うとき、駆動用ＩＣの出
力のわずかなバラツキにより、画面全体に帯状の濃淡の
ムラが生じることがある。これは階調間の電圧の差より
も駆動用ＩＣの出力電圧のバラツキの方がはるかに大き
く、このバラツキが階調間の電圧の差による階調の濃淡
差よりも顕著な濃淡差として視認されるため、著しく表
示品位が損なわれてしまうという問題がある。
ＶthとＶsat の差は 1〜2V程度とあまり大きくないた
め、階調数を増やすに従って印加電圧レベル間の差が小
さくなり、印加電圧の制御が困難になるという問題があ
る。すなわち、アクティブマトリクス型液晶表示素子に
おいて、例えば64階調表示を行うとき、駆動用ＩＣの出
力のわずかなバラツキにより、画面全体に帯状の濃淡の
ムラが生じることがある。これは階調間の電圧の差より
も駆動用ＩＣの出力電圧のバラツキの方がはるかに大き
く、このバラツキが階調間の電圧の差による階調の濃淡
差よりも顕著な濃淡差として視認されるため、著しく表
示品位が損なわれてしまうという問題がある。
【０００７】また、このような方法で階調表示を行なう
と、ＴＮ型液晶表示素子の動作原理上、視角を変えたと
きの透過率の変化が大きいため、その結果として視野角
が狭くなるという問題もある。
と、ＴＮ型液晶表示素子の動作原理上、視角を変えたと
きの透過率の変化が大きいため、その結果として視野角
が狭くなるという問題もある。
【０００８】また、ＴＮ形以外の動作モード、例えばＧ
Ｈ型やＤＡＰ型等の動作原理による液晶表示素子におい
ても、同様に表現する総階調数が多いほど印加電圧の制
御が困難となる。
Ｈ型やＤＡＰ型等の動作原理による液晶表示素子におい
ても、同様に表現する総階調数が多いほど印加電圧の制
御が困難となる。
【０００９】このような問題の解消を企図した技術とし
て、 1画素内で液晶層に印加される電界強度が互いに異
なる表示領域を設ける技術が、例えば特開平2-12号公
報、特開平2-310534号公報、特開平3-122621号公報等に
より知られている。
て、 1画素内で液晶層に印加される電界強度が互いに異
なる表示領域を設ける技術が、例えば特開平2-12号公
報、特開平2-310534号公報、特開平3-122621号公報等に
より知られている。
【００１０】これらの技術を要約すると、 1つの画素内
の画素電極と対向電極との間に同一の電圧を印加したと
きに液晶層に印加される電界強度が互いに異なるような
2つ以上の領域を設けるというものである。そして液晶
表示素子全体に比べて個々の画素が十分に小さければ、
個々の画素 1個の電極間印加電圧に対する透過率特性
（Ｖ−Ｔ特性）は、観察者にとっては前記の 2つ以上の
領域の透過率特性の総和であるように映る。その結果、
ＶthとＶsat の差が実質的に拡大されたことになり、多
階調表示をより容易に実現するというものである。ま
た、階調表示を行ったときの視野角の狭さも軽減しよう
とするものである。
の画素電極と対向電極との間に同一の電圧を印加したと
きに液晶層に印加される電界強度が互いに異なるような
2つ以上の領域を設けるというものである。そして液晶
表示素子全体に比べて個々の画素が十分に小さければ、
個々の画素 1個の電極間印加電圧に対する透過率特性
（Ｖ−Ｔ特性）は、観察者にとっては前記の 2つ以上の
領域の透過率特性の総和であるように映る。その結果、
ＶthとＶsat の差が実質的に拡大されたことになり、多
階調表示をより容易に実現するというものである。ま
た、階調表示を行ったときの視野角の狭さも軽減しよう
とするものである。
【００１１】このような特開平2-12号等の技術において
は、各表示領域は並列に接続されており、容量素子の静
電容量を各表示領域で異ならせることにより各液晶層に
加わる電界強度を異ならせている。
は、各表示領域は並列に接続されており、容量素子の静
電容量を各表示領域で異ならせることにより各液晶層に
加わる電界強度を異ならせている。
【００１２】しかしながら、容量素子と液晶層は直列に
接続されており、この容量素子に加わる電圧を異なる値
に設定して液晶層に加わる電圧を変化させることは容易
ではない。例えばその電圧を大きくして液晶層に加わる
電圧を減らすには、容量素子の容量を小さくしなければ
ならない。そのためには容量素子の比誘電率εを大き
く、面積Ｓを小さく、厚さｔを大きくしなければならな
いが、用いる誘電体はプロセス上の要因からそのスペッ
クを制限され、また、容量素子の面積を小さくすれば短
絡の可能性があり、厚さについても液晶素子の基板間の
厚みに制限されるため、それほど大きくはできない。こ
のように、上述のような既知の技術においても、実際に
は各表示領域の電界強度制御が容易ではなく各々の表示
領域の電界強度の差をそれほど大きくすることができな
いために、表示品位や視角特性の向上が容易ではないと
いう問題がある。
接続されており、この容量素子に加わる電圧を異なる値
に設定して液晶層に加わる電圧を変化させることは容易
ではない。例えばその電圧を大きくして液晶層に加わる
電圧を減らすには、容量素子の容量を小さくしなければ
ならない。そのためには容量素子の比誘電率εを大き
く、面積Ｓを小さく、厚さｔを大きくしなければならな
いが、用いる誘電体はプロセス上の要因からそのスペッ
クを制限され、また、容量素子の面積を小さくすれば短
絡の可能性があり、厚さについても液晶素子の基板間の
厚みに制限されるため、それほど大きくはできない。こ
のように、上述のような既知の技術においても、実際に
は各表示領域の電界強度制御が容易ではなく各々の表示
領域の電界強度の差をそれほど大きくすることができな
いために、表示品位や視角特性の向上が容易ではないと
いう問題がある。
【００１３】本発明はこのような問題点を解決するため
に成されたもので、階調表示の制御性を優れたものと
し、また視角特性を向上させて、表示品位の高いアクテ
ィブマトリクス型液晶表示素子を実現することを目的と
している。
に成されたもので、階調表示の制御性を優れたものと
し、また視角特性を向上させて、表示品位の高いアクテ
ィブマトリクス型液晶表示素子を実現することを目的と
している。
【００１４】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示素子は、複数のアドレス線と複数の信
号線とからなるマトリクス配線と、前記マトリクス配線
の交差部分に配設されたスイッチング素子と、前記スイ
ッチング素子を介して前記信号線に接続された第１の表
示領域の電極および前記第１の表示領域の電極とは印加
される電界強度が異なる第２の表示領域の電極とを有す
る画素電極と、前記画素電極に対向する対向電極と、前
記画素電極と前記対向電極とによって挟持された液晶層
と、前記第１の表示領域の電極に対応する液晶層に比べ
て 2つ以上多く前記第２の表示領域の電極に対応する液
晶層に直列に接続された容量素子とを具備して、前記容
量素子に蓄積される電荷を略等しくしたことを特徴とし
ている。
リクス型液晶表示素子は、複数のアドレス線と複数の信
号線とからなるマトリクス配線と、前記マトリクス配線
の交差部分に配設されたスイッチング素子と、前記スイ
ッチング素子を介して前記信号線に接続された第１の表
示領域の電極および前記第１の表示領域の電極とは印加
される電界強度が異なる第２の表示領域の電極とを有す
る画素電極と、前記画素電極に対向する対向電極と、前
記画素電極と前記対向電極とによって挟持された液晶層
と、前記第１の表示領域の電極に対応する液晶層に比べ
て 2つ以上多く前記第２の表示領域の電極に対応する液
晶層に直列に接続された容量素子とを具備して、前記容
量素子に蓄積される電荷を略等しくしたことを特徴とし
ている。
【００１５】なお、前記の容量素子の静電容量の大きさ
については、液晶材料の物性、特に誘電率および液晶層
の厚さを考慮して設計する必要がある。すなわち、容量
素子と液晶層とは直列回路を形成しているため、画素電
極と対向電極間への印加電圧は、容量素子と液晶層に分
配される。また、分配の比率はそれぞれのインピーダン
スによって決まるから、予め液晶層のインピーダンスを
計算してから、容量素子の静電容量を決めておく必要が
ある。
については、液晶材料の物性、特に誘電率および液晶層
の厚さを考慮して設計する必要がある。すなわち、容量
素子と液晶層とは直列回路を形成しているため、画素電
極と対向電極間への印加電圧は、容量素子と液晶層に分
配される。また、分配の比率はそれぞれのインピーダン
スによって決まるから、予め液晶層のインピーダンスを
計算してから、容量素子の静電容量を決めておく必要が
ある。
【００１６】また、前記の 2つ以上の容量素子は直列に
接続されていればよく、同じ容量であっても異なる容量
でもどちらでもよい。
接続されていればよく、同じ容量であっても異なる容量
でもどちらでもよい。
【００１７】また、前記の画素電極は必ずしも第１の表
示領域と第２の表示領域との 2領域のみに分割されるも
のとは限定しない。例えばその他に第２の表示領域に隣
接して第３の表示領域を配設し、この第３の表示領域
に、第２の表示領域と比べてさらに 2個以上多く直列に
接続される容量素子を配設してもよい。
示領域と第２の表示領域との 2領域のみに分割されるも
のとは限定しない。例えばその他に第２の表示領域に隣
接して第３の表示領域を配設し、この第３の表示領域
に、第２の表示領域と比べてさらに 2個以上多く直列に
接続される容量素子を配設してもよい。
【００１８】また、液晶層のインピーダンスは液晶自体
が誘電率異方性を有しているため、印加される電圧によ
って変化する必要がある。
が誘電率異方性を有しているため、印加される電圧によ
って変化する必要がある。
【００１９】
【作用】本発明のアクティブマトリクス型液晶表示素子
においては、第２の表示領域に対応する液晶セルに対し
て、第１の表示領域のに対応する液晶セルに比べて 2つ
以上多く容量素子を直列に接続することにより、第１の
表示領域の液晶セルに印加される電界強度と第２の表示
領域の液晶セルに印加される電界強度との差が大きくな
るようにしている。
においては、第２の表示領域に対応する液晶セルに対し
て、第１の表示領域のに対応する液晶セルに比べて 2つ
以上多く容量素子を直列に接続することにより、第１の
表示領域の液晶セルに印加される電界強度と第２の表示
領域の液晶セルに印加される電界強度との差が大きくな
るようにしている。
【００２０】すなわち、前述した既知の技術では、前記
の容量素子に用いる誘電体はプロセス上の要因から制限
され、またその面積を小さくすれば短絡の可能性があ
り、その厚さも液晶素子の基板間の厚みに制限されるた
めそれほど大きくできないなどの制約が多く、容量素子
の静電容量の制御が容易ではない。これに対し本発明に
よれば、容量素子を 2つ以上直列に接続しているため同
じ容量の素子を例えば 2層に積層して配設すれば 2倍の
電位差を得ることができるので、前記のような 2つの異
なる領域に対応する液晶セル間での電界強度の差を大き
くすることができる。その結果、階調表示の制御性を優
れたものとし、また視角特性を向上させて、表示品位の
高いアクティブマトリクス型液晶表示素子を実現する。
の容量素子に用いる誘電体はプロセス上の要因から制限
され、またその面積を小さくすれば短絡の可能性があ
り、その厚さも液晶素子の基板間の厚みに制限されるた
めそれほど大きくできないなどの制約が多く、容量素子
の静電容量の制御が容易ではない。これに対し本発明に
よれば、容量素子を 2つ以上直列に接続しているため同
じ容量の素子を例えば 2層に積層して配設すれば 2倍の
電位差を得ることができるので、前記のような 2つの異
なる領域に対応する液晶セル間での電界強度の差を大き
くすることができる。その結果、階調表示の制御性を優
れたものとし、また視角特性を向上させて、表示品位の
高いアクティブマトリクス型液晶表示素子を実現する。
【００２１】
【実施例】以下、本発明のアクティブマトリクス型液晶
表示素子の実施例を図面に基づいて詳細に説明する。
表示素子の実施例を図面に基づいて詳細に説明する。
【００２２】（実施例１）本発明のアクティブマトリク
ス型液晶表示素子は、図１に示すような等価回路で表わ
すことができる。すなわち、複数のアドレス線１と複数
の信号線３とからなるマトリクス配線と、このマトリク
ス配線の交差部分に配置されるスイッチング素子、例え
ば電界効果型のＴＦＴ５と、この電界効果型のＴＦＴ５
を介して前記の信号線３に接続される画素電極であっ
て、印加される電界強度が互いに異なる第１の表示領域
および第２の表示領域を各画素ごとに形成する第１の画
素電極７および第２の画素電極９と、前記の画素電極
７、９に対向する対向電極１１と、前記の画素電極７、
９と前記の対向電極１１とによって挟持される液晶層１
３と、前記の第２の表示領域の第２の画素電極９に直列
に接続される 2つの容量素子１５、１７とを具備してい
る。
ス型液晶表示素子は、図１に示すような等価回路で表わ
すことができる。すなわち、複数のアドレス線１と複数
の信号線３とからなるマトリクス配線と、このマトリク
ス配線の交差部分に配置されるスイッチング素子、例え
ば電界効果型のＴＦＴ５と、この電界効果型のＴＦＴ５
を介して前記の信号線３に接続される画素電極であっ
て、印加される電界強度が互いに異なる第１の表示領域
および第２の表示領域を各画素ごとに形成する第１の画
素電極７および第２の画素電極９と、前記の画素電極
７、９に対向する対向電極１１と、前記の画素電極７、
９と前記の対向電極１１とによって挟持される液晶層１
３と、前記の第２の表示領域の第２の画素電極９に直列
に接続される 2つの容量素子１５、１７とを具備してい
る。
【００２３】第１の表示領域の液晶セル１９は、第１の
画素電極７と液晶層１３と対向電極１１とによってその
主要部が構成され、また前記の第２の表示領域の液晶セ
ル２１は第２の画素電極９と液晶層１３と対向電極１１
とによってその主要部が構成される。図１に示すよう
に、第１の表示領域の液晶セル１９には容量素子は接続
されていない容量素子１５、１７が、一方の第２の表示
領域の液晶セル２１に直列に接続されている。
画素電極７と液晶層１３と対向電極１１とによってその
主要部が構成され、また前記の第２の表示領域の液晶セ
ル２１は第２の画素電極９と液晶層１３と対向電極１１
とによってその主要部が構成される。図１に示すよう
に、第１の表示領域の液晶セル１９には容量素子は接続
されていない容量素子１５、１７が、一方の第２の表示
領域の液晶セル２１に直列に接続されている。
【００２４】このように容量素子１５、１７を直列に接
続して、その分圧による電位差を大きくすることによ
り、第１の表示領域の液晶セル１９に印加される電圧に
起因する電界強度と第２の表示領域の液晶セル２１に印
加される電圧に起因する電界強度との差を大きく取る。
その結果、階調表示の制御性を優れたものとし、また視
角特性を向上させている。
続して、その分圧による電位差を大きくすることによ
り、第１の表示領域の液晶セル１９に印加される電圧に
起因する電界強度と第２の表示領域の液晶セル２１に印
加される電圧に起因する電界強度との差を大きく取る。
その結果、階調表示の制御性を優れたものとし、また視
角特性を向上させている。
【００２５】図２は第１の実施例のアクティブマトリク
ス型液晶表示素子の平面的構成を示す平面図、図３はそ
のＡ−Ａ′における断面図である。
ス型液晶表示素子の平面的構成を示す平面図、図３はそ
のＡ−Ａ′における断面図である。
【００２６】第１の実施例のアクティブマトリクス型液
晶表示素子は、アレイ基板３０１と、対向基板３０３
と、これらの基板間に挟持される液晶層１３とからその
主要部が構成される。
晶表示素子は、アレイ基板３０１と、対向基板３０３
と、これらの基板間に挟持される液晶層１３とからその
主要部が構成される。
【００２７】アレイ基板３０１においては、図３に示す
ように、ガラス基板３０５上に所定の間隔で金属からな
るアドレス線１が形成され、その表面は絶縁膜で覆われ
ている。さらにその上にアドレス線１と交差するように
所定の間隔で金属からなる信号線３が形成され、その交
差部ごとにＴＦＴ５およびＩＴＯからなる第１の画素電
極７が形成されている。ＴＦＴ５は、金属からなるゲー
ト電極３０７、ドレイン電極３０９、ソース電極３１１
と、例えばアモルファスシリコンからなる半導体膜３１
３および低抵抗半導体３１５、３１７により構成されて
いる。ゲート電極３０７はアドレス線１に、ドレイン電
極３０９が信号線３に、ソース電極３１１が第１の画素
電極７にそれぞれ接続されている。エッチングストッパ
ー層３１９、パッシベーション膜３２１はいずれもＳｉ
Ｎx からなる。ゲート電極３０７上にはＳｉＯx 膜３２
３とＳｉＮx 膜３２５がゲート絶縁膜として積層されて
いる。また、このＳｉＯx 膜３２３とＳｉＮx 膜３２５
は第２の画素電極９上にも積層されている。第１の画素
電極７はＳｉＮx 膜３２５とＳｉＯx 膜３２３を介し
て、すなわち容量素子１５と容量素子１７とを介して、
ＩＴＯからなる第２の画素電極９に接続される。
ように、ガラス基板３０５上に所定の間隔で金属からな
るアドレス線１が形成され、その表面は絶縁膜で覆われ
ている。さらにその上にアドレス線１と交差するように
所定の間隔で金属からなる信号線３が形成され、その交
差部ごとにＴＦＴ５およびＩＴＯからなる第１の画素電
極７が形成されている。ＴＦＴ５は、金属からなるゲー
ト電極３０７、ドレイン電極３０９、ソース電極３１１
と、例えばアモルファスシリコンからなる半導体膜３１
３および低抵抗半導体３１５、３１７により構成されて
いる。ゲート電極３０７はアドレス線１に、ドレイン電
極３０９が信号線３に、ソース電極３１１が第１の画素
電極７にそれぞれ接続されている。エッチングストッパ
ー層３１９、パッシベーション膜３２１はいずれもＳｉ
Ｎx からなる。ゲート電極３０７上にはＳｉＯx 膜３２
３とＳｉＮx 膜３２５がゲート絶縁膜として積層されて
いる。また、このＳｉＯx 膜３２３とＳｉＮx 膜３２５
は第２の画素電極９上にも積層されている。第１の画素
電極７はＳｉＮx 膜３２５とＳｉＯx 膜３２３を介し
て、すなわち容量素子１５と容量素子１７とを介して、
ＩＴＯからなる第２の画素電極９に接続される。
【００２８】このように本実施例のアクティブマトリッ
クス型液晶表示素子のおいては、容量素子１５は第１の
画素電極７の端部を一方の電極としＳｉＯx 膜３２３お
よびＳｉＮx 膜３２５を誘電体とし第１の画素電極直下
に位置する第２の画素電極９の端部を他方の電極として
構成され、また容量素子１７は第１の画素電極直下に位
置する第２の画素電極９の端部を一方の電極としＳｉＯ
x 膜３２３およびＳｉＮx 膜３２５を誘電体としＳｉＮ
x 膜３２５の液晶層と接する面を他方の電極として構成
されている。そして第２の画素電極９を容量素子１５の
電極とするとともに容量素子１７の電極としても共用す
ることにより、この第２の画素電極９において容量素子
１５と容量素子１７とを直列に接続している。容量素子
１５および容量素子１７は、このような構造にすれば製
造工程を非常に簡易なものとすることができる。
クス型液晶表示素子のおいては、容量素子１５は第１の
画素電極７の端部を一方の電極としＳｉＯx 膜３２３お
よびＳｉＮx 膜３２５を誘電体とし第１の画素電極直下
に位置する第２の画素電極９の端部を他方の電極として
構成され、また容量素子１７は第１の画素電極直下に位
置する第２の画素電極９の端部を一方の電極としＳｉＯ
x 膜３２３およびＳｉＮx 膜３２５を誘電体としＳｉＮ
x 膜３２５の液晶層と接する面を他方の電極として構成
されている。そして第２の画素電極９を容量素子１５の
電極とするとともに容量素子１７の電極としても共用す
ることにより、この第２の画素電極９において容量素子
１５と容量素子１７とを直列に接続している。容量素子
１５および容量素子１７は、このような構造にすれば製
造工程を非常に簡易なものとすることができる。
【００２９】本実施例では、ＳｉＯx 膜３２３とＳｉＮ
x 膜３２５はピンホールによる短絡を回避するため積層
体としているが、どちらか一方を 1層構造としてもよ
い。
x 膜３２５はピンホールによる短絡を回避するため積層
体としているが、どちらか一方を 1層構造としてもよ
い。
【００３０】そしてアレイ基板３０５全面はポリイミド
からなる配向膜３２７で覆われている。
からなる配向膜３２７で覆われている。
【００３１】一方、対向基板３０３においては、ガラス
基板３２９上には画素としての表示に係らない部分を覆
うような形にＣｒ等の金属からなる格子状の遮光膜３３
１が形成され、その上にカラーフィルタ３３３、ＩＴＯ
からなる対向電極１１が形成されており、その上にはポ
リイミドからなる配向膜３３５が形成されている。
基板３２９上には画素としての表示に係らない部分を覆
うような形にＣｒ等の金属からなる格子状の遮光膜３３
１が形成され、その上にカラーフィルタ３３３、ＩＴＯ
からなる対向電極１１が形成されており、その上にはポ
リイミドからなる配向膜３３５が形成されている。
【００３２】さらに、アレイ基板３０１と対向基板３０
３との間には、ＴＮ型液晶からなる液晶層１３が挟持さ
れており、その厚さは約 5μｍである。液晶分子は配向
膜３２７、３３５の作用によりプレチルトが与えられて
基板にほぼ平行に配向し、配向膜３２７、３３５の間で
液晶分子の方向が90度ねじれたＴＮ型液晶表示素子の構
成となっている。またアレイ基板３０１、対向基板３０
３の各々に偏光板３３７、３３９が形成されている。
３との間には、ＴＮ型液晶からなる液晶層１３が挟持さ
れており、その厚さは約 5μｍである。液晶分子は配向
膜３２７、３３５の作用によりプレチルトが与えられて
基板にほぼ平行に配向し、配向膜３２７、３３５の間で
液晶分子の方向が90度ねじれたＴＮ型液晶表示素子の構
成となっている。またアレイ基板３０１、対向基板３０
３の各々に偏光板３３７、３３９が形成されている。
【００３３】容量素子１５は、第１の画素電極７とＳｉ
Ｏx 膜３２３およびＳｉＮx 膜３２５と第２の画素電極
９により構成され、容量素子１７は、第２の画素電極９
とＳｉＯx 膜３２３およびＳｉＮx 膜３２５により構成
される。本実施例では、第１の画素電極７が第２の画素
電極９の主面上に重なるように構成されているが、第２
の画素電極９の側面との間でのみ容量素子１５が形成さ
れるようにしてもよい。また、ゲート絶縁膜と容量素子
の誘電膜とを必ずしも同一材料の膜としなくともよい。
Ｏx 膜３２３およびＳｉＮx 膜３２５と第２の画素電極
９により構成され、容量素子１７は、第２の画素電極９
とＳｉＯx 膜３２３およびＳｉＮx 膜３２５により構成
される。本実施例では、第１の画素電極７が第２の画素
電極９の主面上に重なるように構成されているが、第２
の画素電極９の側面との間でのみ容量素子１５が形成さ
れるようにしてもよい。また、ゲート絶縁膜と容量素子
の誘電膜とを必ずしも同一材料の膜としなくともよい。
【００３４】次に、この第１の本実施例のアクティブマ
トリクス型液晶表示素子の製造方法について説明する。
トリクス型液晶表示素子の製造方法について説明する。
【００３５】厚さ 1.1ｍｍの無アルカリガラス基板上に
Ｍｏ−Ｔａ膜を 300ｎｍスパッタで成膜し、フォトリソ
グラフィにより図２に示すような形にゲート電極３０
７、蓄積容量線２０１、アドレス線１を形成した。さら
に 100ｎｍのＩＴＯをスパッタ成膜した後、フォトリソ
グラフィによりパターンニングして第２の画素電極９を
形成した。
Ｍｏ−Ｔａ膜を 300ｎｍスパッタで成膜し、フォトリソ
グラフィにより図２に示すような形にゲート電極３０
７、蓄積容量線２０１、アドレス線１を形成した。さら
に 100ｎｍのＩＴＯをスパッタ成膜した後、フォトリソ
グラフィによりパターンニングして第２の画素電極９を
形成した。
【００３６】次に厚さ 360ｎｍのＳｉＯx 、厚さ40ｎｍ
のＳｉＮx 、厚さ70ｎｍのa-Ｓｉ、厚さ 200ｎｍのＳｉ
Ｎx を、ＣＶＤ法により成膜しフォトリソグラフィによ
り所定のパターンに形成して、絶縁膜３２３、３２５、
半導体膜３１３、エッチングストッパ層３１９を得た。
30ｎｍの膜厚のｎ+ ａ−ＳｉをＣＶＤで成膜し、フォト
リソグラフィによりパターンニングして低抵抗半導体膜
３１５、３１７を形成した。
のＳｉＮx 、厚さ70ｎｍのa-Ｓｉ、厚さ 200ｎｍのＳｉ
Ｎx を、ＣＶＤ法により成膜しフォトリソグラフィによ
り所定のパターンに形成して、絶縁膜３２３、３２５、
半導体膜３１３、エッチングストッパ層３１９を得た。
30ｎｍの膜厚のｎ+ ａ−ＳｉをＣＶＤで成膜し、フォト
リソグラフィによりパターンニングして低抵抗半導体膜
３１５、３１７を形成した。
【００３７】次に、 100ｎｍの膜厚のＩＴＯをスパッタ
で成膜し、フォトリソグラフィにより図２に示すような
パターンに形成して第１の画素電極７を得た。さらに、
Ｍｏ、Ａｌをそれぞれスパッタで成膜しフォトリソグラ
フィによりパターンニングして、ソース電極３１１およ
びドレイン電極３０９を得た。
で成膜し、フォトリソグラフィにより図２に示すような
パターンに形成して第１の画素電極７を得た。さらに、
Ｍｏ、Ａｌをそれぞれスパッタで成膜しフォトリソグラ
フィによりパターンニングして、ソース電極３１１およ
びドレイン電極３０９を得た。
【００３８】そして 200ｎｍの膜厚のＳｉＮx をＣＶＤ
法により成膜し、パッシベーション膜３２１とした。そ
の上を覆うように 100ｎｍのポリイミド薄膜を成膜した
後、その表面にラビング配向処理を行なって配向膜３２
７を形成した。
法により成膜し、パッシベーション膜３２１とした。そ
の上を覆うように 100ｎｍのポリイミド薄膜を成膜した
後、その表面にラビング配向処理を行なって配向膜３２
７を形成した。
【００３９】このようにして、信号線３、アドレス線１
をマトリクス状に形成し、その各交差部に画素を形成し
て、縦 100画素×横 100画素の合計 10000画素を有する
アレイ基板３０１を作製した。
をマトリクス状に形成し、その各交差部に画素を形成し
て、縦 100画素×横 100画素の合計 10000画素を有する
アレイ基板３０１を作製した。
【００４０】一方、対向基板３０３は、ガラス基板３２
９上に膜厚 300ｎｍのＣｒをスパッタとフォトリソグラ
フィにより形成し遮光膜３３１とし、さらにその上に画
素ごとに所定のＲ、Ｇ、Ｂが形成されたカラーフィルタ
３３３を形成した。そして膜厚 100ｎｍのＩＴＯをスパ
ッタ成膜し対向電極１１を得た。その上を全体的に覆う
ようにポリイミド薄膜 100ｎｍを成膜した後、表面にラ
ビング配向処理を施して配向膜３３５を形成した。
９上に膜厚 300ｎｍのＣｒをスパッタとフォトリソグラ
フィにより形成し遮光膜３３１とし、さらにその上に画
素ごとに所定のＲ、Ｇ、Ｂが形成されたカラーフィルタ
３３３を形成した。そして膜厚 100ｎｍのＩＴＯをスパ
ッタ成膜し対向電極１１を得た。その上を全体的に覆う
ようにポリイミド薄膜 100ｎｍを成膜した後、表面にラ
ビング配向処理を施して配向膜３３５を形成した。
【００４１】この対向基板３０３の配向膜３３５の周辺
に沿って、エポキシ系接着剤（図示省略）を注入口（図
示省略）以外の部分に印刷し、また対向基板３０３の表
示画面の部分には粒径 5μｍのミクロパール（積水ファ
インケミカル社製）を間隙材（図示省略）として散布し
た。
に沿って、エポキシ系接着剤（図示省略）を注入口（図
示省略）以外の部分に印刷し、また対向基板３０３の表
示画面の部分には粒径 5μｍのミクロパール（積水ファ
インケミカル社製）を間隙材（図示省略）として散布し
た。
【００４２】そして配向膜３２７、３３５が対向してそ
れぞれのラビング方向のなす角が90度となるように基板
３０１、３０３を組み合わせ、加熱して前記の接着剤を
硬化させ、基板３０１、３０３を貼り合わせた。
れぞれのラビング方向のなす角が90度となるように基板
３０１、３０３を組み合わせ、加熱して前記の接着剤を
硬化させ、基板３０１、３０３を貼り合わせた。
【００４３】次に、通常の方法により注入口から液晶組
成物としてＺＬＩ−1565（Ｅ．メルク社製）にＳ811 を
0.1wt ％添加したものを注入した後、注入口を紫外線硬
化樹脂で封止した。
成物としてＺＬＩ−1565（Ｅ．メルク社製）にＳ811 を
0.1wt ％添加したものを注入した後、注入口を紫外線硬
化樹脂で封止した。
【００４４】さらにこの後、アレイ基板３０１と対向基
板３０３に偏光板３３７、３３９を貼設し、アレイ基板
３０１表面のショートリング（図示省略）を切り離して
アクティブマトリクス型液晶表示素子を完成した。
板３０３に偏光板３３７、３３９を貼設し、アレイ基板
３０１表面のショートリング（図示省略）を切り離して
アクティブマトリクス型液晶表示素子を完成した。
【００４５】このようにして作製されたアクティブマト
リクス型液晶表示素子に対して64階調の表示を行なわせ
たところ、各階調ともほぼ設定値どおりの透過率が得ら
れ、またその表示画像を目視にて検証したところ、その
表示品位は良好であることが確認された。また、視角方
向を変えた時の透過率変化も小さく、視野角特性も高い
ことが確認された。このような本発明に係るアクティブ
マトリクス型液晶表示素子のＶ−Ｔ特性の視角方向によ
る変化を測定した結果を図４に示す。
リクス型液晶表示素子に対して64階調の表示を行なわせ
たところ、各階調ともほぼ設定値どおりの透過率が得ら
れ、またその表示画像を目視にて検証したところ、その
表示品位は良好であることが確認された。また、視角方
向を変えた時の透過率変化も小さく、視野角特性も高い
ことが確認された。このような本発明に係るアクティブ
マトリクス型液晶表示素子のＶ−Ｔ特性の視角方向によ
る変化を測定した結果を図４に示す。
【００４６】図４からも明確なように、図４（ａ）の曲
線に見られる従来の液晶表示素子の視野角特性と比較し
て、本発明に係るアクティブマトリクス型液晶表示素子
のＶ−Ｔ特性は、図４（ｂ）の曲線に見られるように視
角による透過率の変化が飛躍的に少なく抑えられてい
る。
線に見られる従来の液晶表示素子の視野角特性と比較し
て、本発明に係るアクティブマトリクス型液晶表示素子
のＶ−Ｔ特性は、図４（ｂ）の曲線に見られるように視
角による透過率の変化が飛躍的に少なく抑えられてい
る。
【００４７】（実施例２）次に、第２の実施例のアクテ
ィブマトリクス型液晶表示素子を図５、図６を参照して
説明する。図５は第２の実施例のアクティブマトリクス
型液晶表示素子の平面的な構成を示す図、図６はそのＢ
−Ｂ′断面図である。
ィブマトリクス型液晶表示素子を図５、図６を参照して
説明する。図５は第２の実施例のアクティブマトリクス
型液晶表示素子の平面的な構成を示す図、図６はそのＢ
−Ｂ′断面図である。
【００４８】この第２の実施例のアクティブマトリクス
型液晶表示素子においては、第１の容量素子２１５、第
２の容量素子２１７以外は実施例１と同様であるので、
容量素子２１５、２１７の部分を中心として以下に述べ
る。なお、第１の実施例と同様の部分は第１の実施例と
同一の符号で示している。
型液晶表示素子においては、第１の容量素子２１５、第
２の容量素子２１７以外は実施例１と同様であるので、
容量素子２１５、２１７の部分を中心として以下に述べ
る。なお、第１の実施例と同様の部分は第１の実施例と
同一の符号で示している。
【００４９】Ｍｏ−Ｔａ等の金属からなる金属層６０１
がガラス基板３０５直上に配設されている。この金属層
６０１上にＳｉＯx 層３２３とＳｉＮx 層３２５が形成
されている。さらに、ＩＴＯからなる第１の画素電極５
０７と第２の画素電極５０９が所定の距離を隔ててそれ
ぞれ金属層６０１上に一部重なるように形成されてい
る。すなわち、第１の画素電極５０７と誘電膜としての
ＳｉＯx 層３２３、３２５と金属層６０１とにより構成
される容量素子５１５と、金属層６０１とＳｉＯx 層３
２３と第２の画素電極５０９とにより構成される容量素
子５１７とが金属層６０１により直列に接続され、かつ
第１の画素電極５０７と第２の画素電極５０９とが並列
に接続されていることになる。
がガラス基板３０５直上に配設されている。この金属層
６０１上にＳｉＯx 層３２３とＳｉＮx 層３２５が形成
されている。さらに、ＩＴＯからなる第１の画素電極５
０７と第２の画素電極５０９が所定の距離を隔ててそれ
ぞれ金属層６０１上に一部重なるように形成されてい
る。すなわち、第１の画素電極５０７と誘電膜としての
ＳｉＯx 層３２３、３２５と金属層６０１とにより構成
される容量素子５１５と、金属層６０１とＳｉＯx 層３
２３と第２の画素電極５０９とにより構成される容量素
子５１７とが金属層６０１により直列に接続され、かつ
第１の画素電極５０７と第２の画素電極５０９とが並列
に接続されていることになる。
【００５０】このような構成の第２の実施例のアクティ
ブマトリクス型液晶表示素子も、第１の実施例と同様に
表示画像の品位が良好であることが確認された。また視
角方向を変えた時の透過率変化も小さく視野角特性も高
いことが確認された。
ブマトリクス型液晶表示素子も、第１の実施例と同様に
表示画像の品位が良好であることが確認された。また視
角方向を変えた時の透過率変化も小さく視野角特性も高
いことが確認された。
【００５１】なお、本実施例の金属層６０１は、ＩＴＯ
のような透明導電膜であってもよく、ＳｉＯx 層やＳｉ
Ｎx 層に代えてその他の材質、例えば金属の陽極酸化膜
などで構成してもよい。
のような透明導電膜であってもよく、ＳｉＯx 層やＳｉ
Ｎx 層に代えてその他の材質、例えば金属の陽極酸化膜
などで構成してもよい。
【００５２】（実施例３）図７は、前述の第２の実施例
のアクティブマトリクス型液晶表示素子をさらに変更し
た第３の実施例のアクティブマトリクス型液晶表示素子
の構成を示すもので、その特徴は、第２の実施例の素子
において、第１の画素電極７０７および第２の画素電極
７０９が金属層６０１の側面にそれぞれ接して各々容量
素子７１５および７１７が形成されている点であり、そ
の他の構成は上述の第２の実施例の素子と同様のものと
している。このような構成の第３の実施例のアクティブ
マトリクス型液晶表示素子においても、第１および第２
の実施例と同様に表示画像の品位が良好であることが確
認された。また視角方向を変えた時の透過率変化も小さ
く視野角特性も高いことが確認された。
のアクティブマトリクス型液晶表示素子をさらに変更し
た第３の実施例のアクティブマトリクス型液晶表示素子
の構成を示すもので、その特徴は、第２の実施例の素子
において、第１の画素電極７０７および第２の画素電極
７０９が金属層６０１の側面にそれぞれ接して各々容量
素子７１５および７１７が形成されている点であり、そ
の他の構成は上述の第２の実施例の素子と同様のものと
している。このような構成の第３の実施例のアクティブ
マトリクス型液晶表示素子においても、第１および第２
の実施例と同様に表示画像の品位が良好であることが確
認された。また視角方向を変えた時の透過率変化も小さ
く視野角特性も高いことが確認された。
【００５３】以上に説明した第１乃至第３の実施例にお
いては、容量素子１５および容量素子１７（または容量
素子２１５および容量素子２１７など）の誘電体とし
て、同じ材質で同じ膜厚のものを用いている。したがっ
て、容量素子１５および容量素子１７の合成容量は以下
のようになる。
いては、容量素子１５および容量素子１７（または容量
素子２１５および容量素子２１７など）の誘電体とし
て、同じ材質で同じ膜厚のものを用いている。したがっ
て、容量素子１５および容量素子１７の合成容量は以下
のようになる。
【００５４】すなわち、容量素子１５、容量素子１７、
およびその合成容量を、それぞれＣ2 、Ｃ3 、Ｃとし、
ＳｉＯx 膜３２３とＳｉＮx 膜３２５の合計の膜厚を
ｄ、前記の容量の合計誘電率をεとし、容量素子１５、
１７の容量に係る面積、ＳｉＯx 膜３２３の面積、Ｓｉ
Ｎx 膜３２５の面積をそれぞれＳ2 、Ｓ3 、Ｓとする
と、 Ｃ＝（ 1／Ｃ2 ＋ 1／Ｃ3 ）-1＝Ｃ2 Ｃ3 ／（Ｃ
2 ＋Ｃ3 ）＝（εＳ2 ／ｄ・εＳ3 ／ｄ）／｛（εＳ2
／ｄ）＋（εＳ3 ／ｄ）｝＝｛ε2 Ｓ2 （Ｓ−Ｓ2）／
ｄ｝／（εＳ／ｄ）＝ε／ｄ（Ｓ2 −Ｓ2 2 ／Ｓ）とな
る。
およびその合成容量を、それぞれＣ2 、Ｃ3 、Ｃとし、
ＳｉＯx 膜３２３とＳｉＮx 膜３２５の合計の膜厚を
ｄ、前記の容量の合計誘電率をεとし、容量素子１５、
１７の容量に係る面積、ＳｉＯx 膜３２３の面積、Ｓｉ
Ｎx 膜３２５の面積をそれぞれＳ2 、Ｓ3 、Ｓとする
と、 Ｃ＝（ 1／Ｃ2 ＋ 1／Ｃ3 ）-1＝Ｃ2 Ｃ3 ／（Ｃ
2 ＋Ｃ3 ）＝（εＳ2 ／ｄ・εＳ3 ／ｄ）／｛（εＳ2
／ｄ）＋（εＳ3 ／ｄ）｝＝｛ε2 Ｓ2 （Ｓ−Ｓ2）／
ｄ｝／（εＳ／ｄ）＝ε／ｄ（Ｓ2 −Ｓ2 2 ／Ｓ）とな
る。
【００５５】上式から明らかなように、合成容量Ｃは、
容量素子１５（および容量素子１７など）の面積をコン
トロールすることにより決定することができる。
容量素子１５（および容量素子１７など）の面積をコン
トロールすることにより決定することができる。
【００５６】また、このように 2つの容量素子の誘電体
として同じ材質で同じ膜厚のものを用いることによっ
て、製造工程を簡易なものとすることができる。
として同じ材質で同じ膜厚のものを用いることによっ
て、製造工程を簡易なものとすることができる。
【００５７】なお、上述の画素電極は、必ずしも第１の
領域と第２の領域のように 2つの領域だけにはその分割
の仕方を限定しない。例えば、第１の領域と第２の領域
と第３の領域のように 3つの領域に分割して、これらの
領域ごとにそれぞれ第１の領域よりも 2個以上異なる個
数で、例えば図８、９に示すように、 0個、 2個、 3個
の容量素子を上述のような構造に直列に接続されるよう
に配設してもよい。
領域と第２の領域のように 2つの領域だけにはその分割
の仕方を限定しない。例えば、第１の領域と第２の領域
と第３の領域のように 3つの領域に分割して、これらの
領域ごとにそれぞれ第１の領域よりも 2個以上異なる個
数で、例えば図８、９に示すように、 0個、 2個、 3個
の容量素子を上述のような構造に直列に接続されるよう
に配設してもよい。
【００５８】また、上述の第１乃至第３の実施例におい
ては、第２の領域に接続される容量素子の数を 2個と
し、第１の領域に接続される容量素子の数に比べて 2つ
多くしているが、これには限定しない。例えば第１の領
域に接続される容量素子の数を1個とし、第２の領域に
接続される容量素子の数を 4個として、その個数の差を
3個とするなどしてもよい。このとき、直列に接続され
る容量素子の個数の差が大きほど、印加電圧の差も大き
くなることは明らかであり、本発明の技術が用いられる
場合に応じてその印加電圧の差を調節すべく容量素子の
個数の差を決定すればよい。
ては、第２の領域に接続される容量素子の数を 2個と
し、第１の領域に接続される容量素子の数に比べて 2つ
多くしているが、これには限定しない。例えば第１の領
域に接続される容量素子の数を1個とし、第２の領域に
接続される容量素子の数を 4個として、その個数の差を
3個とするなどしてもよい。このとき、直列に接続され
る容量素子の個数の差が大きほど、印加電圧の差も大き
くなることは明らかであり、本発明の技術が用いられる
場合に応じてその印加電圧の差を調節すべく容量素子の
個数の差を決定すればよい。
【００５９】
【発明の効果】以上の詳細な説明で明示したように、本
発明によれば、階調表示の制御性に優れ視野角が広く、
表示品位の高いアクティブマトリクス型液晶表示素子を
実現することができる。
発明によれば、階調表示の制御性に優れ視野角が広く、
表示品位の高いアクティブマトリクス型液晶表示素子を
実現することができる。
【図１】本発明のアクティブマトリクス型液晶表示素子
の１画素の等価回路を示す図。
の１画素の等価回路を示す図。
【図２】本発明の第１の実施例のアクティブマトリクス
型液晶表示素子の平面的構成を示す図。
型液晶表示素子の平面的構成を示す図。
【図３】本発明の第１の実施例のアクティブマトリクス
型液晶表示素子の断面図。
型液晶表示素子の断面図。
【図４】本発明の第１の実施例のアクティブマトリクス
型液晶表示素子の印加電圧−透過率特性およびその視野
角特性を示す図。
型液晶表示素子の印加電圧−透過率特性およびその視野
角特性を示す図。
【図５】本発明の第２の実施例のアクティブマトリクス
型液晶表示素子の平面的構成を示す図。
型液晶表示素子の平面的構成を示す図。
【図６】本発明の第２の実施例のアクティブマトリクス
型液晶表示素子の断面図。
型液晶表示素子の断面図。
【図７】本発明の第３の実施例のアクティブマトリクス
型液晶表示素子の断面図。
型液晶表示素子の断面図。
【図８】本発明の第１の実施例のアクティブマトリクス
型液晶表示素子において、さらに第３の領域を設けた場
合を示す断面図。
型液晶表示素子において、さらに第３の領域を設けた場
合を示す断面図。
【図９】本発明の第１の実施例のアクティブマトリクス
型液晶表示素子において、さらに第３の領域を設けた場
合の１画素の等価回路を示す図。
型液晶表示素子において、さらに第３の領域を設けた場
合の１画素の等価回路を示す図。
【図１０】従来のアクティブマトリクス型液晶表示素子
の１画素の等価回路を示す図。
の１画素の等価回路を示す図。
【図１１】従来のアクティブマトリクス型液晶表示素子
の印加電圧−透過率特性を示す図。
の印加電圧−透過率特性を示す図。
１…アドレス線、３…信号線、５…ＴＦＴ、７…第１の
画素電極、９…第２の画素電極、１１…対向電極、１３
…液晶層、１５、１７…容量素子、１９…第１の表示領
域の液晶セル、２１…第２の表示領域の液晶セル
画素電極、９…第２の画素電極、１１…対向電極、１３
…液晶層、１５、１７…容量素子、１９…第１の表示領
域の液晶セル、２１…第２の表示領域の液晶セル
Claims (3)
- 【請求項１】 複数のアドレス線と複数の信号線とから
なるマトリクス配線と、 前記マトリクス配線の交差部分に配設されたスイッチン
グ素子と、 前記スイッチング素子を介して前記信号線に接続された
第１の表示領域の電極および前記第１の表示領域の電極
とは印加される電界強度が異なる第２の表示領域の電極
とを有する画素電極と、 前記画素電極に対向する対向電極と、 前記画素電極と前記対向電極とによって挟持された液晶
層と、 前記第１の表示領域の電極に対応する液晶層に比べて 2
つ以上多く前記第２の表示領域の電極に対応する液晶層
に直列に接続された容量素子とを具備して、前記容量素
子に蓄積される電荷を略等しくしたアクティブマトリク
ス型液晶表示素子。 - 【請求項２】 前記第１の表示領域の電極の一端を一方
の電極とし誘電体を介して前記第２の表示領域の電極の
一端を他方の電極として構成された第１の容量素子と、 前記第２の表示領域の電極の他端を一方の電極とし誘電
体を介して前記液晶層に直列に接続されて電界を印加す
る第２の容量素子とを具備することを特徴とする請求項
１記載のアクティブマトリクス型液晶表示素子。 - 【請求項３】 前記第１の表示領域の電極の一端を一方
の電極とし誘電体を介して前記第１の表示領域の電極と
は別に設けられた容量用電極の一端を他方の電極として
構成された第１の容量素子と、 前記容量用電極の他端を一方の電極とし誘電体を介して
前記第２の表示領域の電極の他端を他方の電極として構
成され前記第１の容量素子に直列に接続された第２の容
量素子とを具備することを特徴とする請求項１記載のア
クティブマトリクス型液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182492A JPH05341318A (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182492A JPH05341318A (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス型液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05341318A true JPH05341318A (ja) | 1993-12-24 |
Family
ID=15527121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15182492A Withdrawn JPH05341318A (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05341318A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4865639A (en) * | 1987-07-07 | 1989-09-12 | Asahi Glass Company, Ltd. | Glass sheet bending mold |
| US7656465B2 (en) | 2001-09-07 | 2010-02-02 | Sharp Kabushiki Kaisha | Liquid crystal display and method of manufacturing the same |
| JP2012208293A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Epson Corp | 液晶装置および電子機器 |
-
1992
- 1992-06-11 JP JP15182492A patent/JPH05341318A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4865639A (en) * | 1987-07-07 | 1989-09-12 | Asahi Glass Company, Ltd. | Glass sheet bending mold |
| US7656465B2 (en) | 2001-09-07 | 2010-02-02 | Sharp Kabushiki Kaisha | Liquid crystal display and method of manufacturing the same |
| JP2012208293A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Epson Corp | 液晶装置および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |