JPH05341987A

JPH05341987A - 中央処理装置

Info

Publication number: JPH05341987A
Application number: JP20450291A
Authority: JP
Inventors: Kazuya Kishioka; 和也岸岡
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1991-08-14
Filing date: 1991-08-14
Publication date: 1993-12-24
Anticipated expiration: 2012-07-30
Also published as: JP2635863B2

Abstract

(57)【要約】【目的】ＤＭＡ動作あるいはメモリリフレッシュを行
なう際に処理時間の無駄を除去し、これによってきわめ
て高速な動作を可能とする中央処理装置を提供すること
を目的としている。【構成】メモリ制御データ、ＤＭＡデータ、割込処理
データおよび命令データをそれぞれ個別にラッチするラ
ッチ回路１〜４を設け、これらラッチ回路の出力データ
をセレクタ５によって選択して出力することとした。こ
こで、セレクタ５の選択条件は、各種制御信号およびこ
れらの優先順位に基づいてプライオリティ・コントロー
ラ９によって出力される。これにより、各データをＡＬ
Ｕ１０および命令ステップデコーダ６等に伝送する時間
を短縮した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＤＭＡ（ダイレクト
・メモリ・アクセス）によるデータ転送あるいはダイナ
ミックＲＡＭのリフレッシュを行う用途に用いて好適な
中央処理装置に関する。

【０００２】

【従来の技術】まず、ＤＭＡ（ダイレクト・メモリ・ア
クセス）、ＤＲＡＭ（ダイナッミクＲＡＭ）および当該
ＤＲＡＭのリフレッシュを制御するＤＲＡＭコントロー
ラとを用いた一般的なコンピュータシステムの構成を図
２を参照して説明する。

【０００３】図において２０はＣＰＵ（中央処理装置）
であり、バス２４およびデータバス２５に接続され、デ
ータバス２５を介して供給された制御命令に基づいて動
作するように構成されている。すなわち、バス２４に必
要なアドレス情報あるいは制御情報を供給するととも
に、データバス２５を介してデータの入出力を行う。ま
た、ＣＰＵ２０は、バス２４を介して割込要求INT0〜IN
T7を受信し必要な割込処理を行うことが可能になってい
る。

【０００４】次に、２２は記憶装置であり、バス２４を
介してアドレス情報および書込み／読出し情報が供給さ
れると、これらの情報に基づいて、当該アドレスに係る
データの書込み／読出しを行う。ここで、記憶装置２２
には、リフレッシュの必要なＤＲＡＭ（ダイナッミク型
読出し／書込みメモリ）２２ａが含まれている。また、
２３は入出力装置であり、バス２４を介してポート情報
および書込み／読出し情報が供給されると、これらの情
報に基づいて、データの入出力を行う。

【０００５】次に、２１はＤＭＡコントローラ（ダイレ
クト・メモリ・アクセス・コントローラ）であり、適宜
ＣＰＵ２０の動作を停止させ、記憶装置２２および入出
力装置２３間のデータ伝送（ＤＭＡ）を直接制御するよ
うに構成されている。すなわち、ＤＭＡコントローラ２
１は、ＤＭＡの必要が生じた場合、まずＣＰＵ２０に供
給するバス・リクエスト信号BUSREQを“１”に設定す
る。この信号は、ＣＰＵ２０にバス２４およびデータバ
ス２５の開放を要求する信号である。

【０００６】次に、ＣＰＵ２０はバス・リクエスト信号
BUSREQが“１”になったことを検知すると、その時点に
おいて実行中の命令が完了した後にバス２４，２５を開
放し、バス・アクノリッジ信号BUSAKを“１”に設定す
る。ＤＭＡコントローラ２１はバス・アクノリッジ信号
BUSAKが“１”になったことを検知すると、ＤＭＡに必
要な制御信号とアドレス信号とをバス２４に出力すると
ともに、データバス２５との間でデータをやりとりし、
記憶装置２２と入出力装置２３との間でデータの入出力
を行う。

【０００７】次に、２６はＤＲＡＭコントローラであ
り、記憶装置２２に設けられたＤＲＡＭ２２ａのリフレ
ッシュを制御するものである。すなわち、ＤＲＡＭコン
トローラ２６は、所定のタイミング毎にＣＰＵ２０にリ
フレッシュ・リクエスト信号REFREQを“１”に設定す
る。次に、ＣＰＵ２０はリフレッシュ・リクエスト信号
REFREQが“１”になったことを検知すると、その時点に
おいて実行中の命令が完了した後にバス２４，２５を開
放し、リフレッシュ・アクノリッジ信号REFAKを“１”
に設定する。

【０００８】ＤＲＡＭコントローラ２６はリフレッシュ
・アクノリッジ信号REFAKが“１”になったことを検知
すると、リフレッシュに必要な制御信号をバス２４に出
力し、これによってＤＲＡＭ２２ａをリフレッシュす
る。また、２７はクロック回路であり、バス２４を介し
て、各回路に所定周波数のシステムクロック信号CLKを
供給する。

【０００９】ここで、上述したように、ＣＰＵ２０はバ
ス・リクエスト信号BUSREQあるいはリフレッシュ・リク
エスト信号REFREQが“１”になったこと検知すると、そ
の時点において実行中の命令が完了した後にバス２４，
２５を開放し、バス・アクノリッジ信号BUSAKまたはリ
フレッシュ・アクノリッジ信号REFAKを“１”に設定す
るのであるが、ＣＰＵ２０の内部におけるその動作の詳
細を図３を参照して説明する。

【００１０】図において１６はプライオリティ回路であ
り、所定のビット数（例えば１６ビット）のＤＭＡデー
タ、メモリ制御データまたは命令データが入力される。
ここで、ＤＭＡデータとは、バス・リクエスト信号BUSR
EQが“１”になったことを示すデータであり、バス・リ
クエスト信号BUSREQを所定のコード化回路（図示せず）
に入力することによって生成される。また、メモリ制御
データとは、リフレッシュ・リクエスト信号REFREQが
“１”になったことを示すデータであり、同様にリフレ
ッシュ・リクエスト信号REFREQを所定のコード化回路
（図示せず）に入力することによって生成される。ま
た、命令データとは、ＣＰＵ２０において通常実行され
る命令（ロード命令、ストア命令、ジャンプ命令、演算
命令等）を示すデータである。

【００１１】ここで、これらのデータのうち二以上のデ
ータが入力された場合には、プライオリティ回路１６は
最も優先度の高いデータを出力する。ここで、データの
優先順位は、ＤＭＡデータ、メモリ制御データ、命令デ
ータの順になっており、何れのデータが入力されている
かについては、バス・リクエスト信号BUSREQおよびリフ
レッシュ・リクエスト信号REFREQに基づいて判断され
る。次に、４は命令ラッチ回路であり、そのイネーブル
入力端４ａに入力される信号EQU（詳細は後述する）が
“１”になると、プライオリティ回路１６から供給され
たデータをラッチし、ラッチしたデータをセレクタ１５
に出力する。

【００１２】次に、３は割込処理データラッチ回路であ
り、信号EQUが“１”になると、割込処理データをラッ
チし、ラッチしたデータを出力する。ここで、割込処理
データとは、割込処理要求信号INT0〜INT7がＣＰＵ２０
に入力された際、この割込処理要求信号を所定のコード
化回路（図示せず）によってコード化して得られるデー
タである。

【００１３】次に、セレクタ１５の選択入力端１５ｃに
は割込処理要求信号INT0〜INT7の論理和が入力され、こ
の論理和が“１”の場合、すなわち何れかの割込処理要
求が有った場合には、セレクタ１５は入力端１５ｂに供
給された割込処理データを出力端１５ｄから出力する。
一方、割込処理要求が全く無い場合には割込処理要求信
号INT0〜INT7の論理和が“０”になり、この“０”信号
が選択入力端１５ｃに入力されると、セレクタ１５は入
力端１５ａに供給されたデータを出力端１５ｄから出力
する。そして、出力されたデータは、ＡＬＵ（論理演算
装置、Arithmetic logocal Unit ）１０、命令ステップ
デコーダ６およびその他各種の付帯回路（図示せず）に
供給される。

【００１４】ここで、ＡＬＵ１０は、供給されたデータ
に基づいて以下の処理を行う。命令データが入力された場合命令データが入力された場合には、ＡＬＵ１０は当該命
令データで指示された動作（ロード、ストア、ジャン
プ、演算等）を行う。

【００１５】割込処理データが入力された場合割込処理データが入力された場合には、ＡＬＵ１０は内
部レジスタ等の内容を待避させ、割込レベルINT0〜INT7
（なお、割込処理レベルはメモリ制御データのコードに
より判定される）に応じて予め設定された割込処理番地
へジャンプする。

【００１６】ＤＭＡデータが入力された場合ＤＭＡデータが入力されると、ＡＬＵ１０はバス・アク
ノリッジ信号BUSAKを“１”に設定するとともに、以後
バス・リクエスト信号BUSREQが“０”になるまで処理を
中断する。

【００１７】メモリ制御データが入力された場合メモリ制御データが入力されると、ＡＬＵ１０はリフレ
ッシュ・アクノリッジ信号REFAKを“１”に設定すると
ともに、以後、リフレッシュ・リクエスト信号REFREQが
“０”になるまで処理を中断する。

【００１８】次に、命令ステップデコーダ６は、セレク
タ１５から供給されたデータをデコードすることによっ
て、当該データで指定された動作を実行するのに必要な
ステップの数をデータNUMとして出力する。ここで、
「ステップ」とは、原則として当該動作が何クロックで
行なわれるかを示すデータであり、例えば、「３」クロ
ック」を要する命令データが供給された場合には、デー
タNUMは「３」に設定される。

【００１９】次に、７は命令ステップカウンタであり、
システムクロック信号CLKをカウントしてカウントした
結果をデータCNTとして出力する。次に、８は比較器で
あり、データNUMとデータCNTとを比較して、両者の一致
を検出すると信号EQUを“１”に設定する一方、両者の
不一致を検出すると信号EQUを“０”に設定する。そし
て、信号EQUは割込処理データラッチ回路３、命令ラッ
チ回路４および命令ステップカウンタ７に供給される。
また、命令ステップカウンタ７は、信号EQUが“１”に
なると、データCNTを「０」にリセットする。

【００２０】従って、信号EQUが“１”になると、割込
処理データラッチ回路３あるいは命令ラッチ回路４にお
いて、新たなデータがラッチされ、このデータはセレク
タ１５を介して、ＡＬＵ１０および命令ステップデコー
ダ６に供給される。そして、命令ステップデコーダ６か
らはこの新たなデータに基づいてデータNUMが出力され
る。一方、命令ステップカウンタ７においては、システ
ムクロック信号CLKに同期して再度カウント動作が開始
され、１クロック毎にデータCNTの内容が「０」，
「１」，「２」，……と変化する。そして、データNUM
とデータCNTとが一致すると、再度信号EQUが“１”に設
定され、上記と同様の動作が繰返される。

【００２１】ところで、ＣＰＵ２０において実行される
各命令のステップは必ずしも１クロック毎に実行される
ばかりでなく、１ステップを実行するために複数クロッ
クを要する場合がある。例えば、記憶装置２２（図２参
照）のアクセス速度が遅い場合、あるいは割込要求、Ｄ
ＭＡ要求が有った場合（詳細は後述する）等が考えられ
る。このため、図３の構成においては、命令ステップカ
ウンタ７は信号READYを受信し、この結果に基づいて上
記カウント動作の継続／中断を行なっている。

【００２２】すなわち、命令ステップカウンタ７は、信
号READYが“１”の場合にシステムクロック信号CLKのカ
ウント動作を行なう一方、信号READYが“０”の場合に
は、カウント動作を中断するようになっている。なお、
信号READYはバス・リクエスト信号BUSREQ、リフレッシ
ュ・リクエスト信号REFREQ、その他の信号に基づいて生
成される信号であって、周知の中央処理装置において用
いられているものと同様である。

【００２３】次に、上記構成による動作を図４および図
５を参照して説明する。まず、図４は、一般の命令デー
タ（命令１、命令２）が実行される場合における各信号
およびデータのタイムチャートである。なお、同図
（ｂ）における「命令」とは、プライオリティ回路１６
から出力される命令を示す。

【００２４】図において、時刻ｔ₁において、データNUM
が、命令１の所用ステップ数である「３」に設定され、
データCNTが「０」に設定されている。次に、時刻ｔ₃、
時刻ｔ₅、時刻ｔ₇においてシステムクロック信号CLKが
“１”になると、命令ステップカウンタ７においてデー
タCNTが順次インクリメントされる。そして、時刻ｔ₇に
おいては、データNUMとデータCNTとが共に「３」となる
から、比較器８から出力される信号EQUが“１”に設定
される。

【００２５】これにより、命令ステップカウンタ７がリ
セットされるとともに、命令ラッチ回路４において次の
命令（命令２）がラッチされ、ラッチされた命令がセレ
クタ１５を介して命令ステップデコーダ６に供給され
る。命令ステップデコーダ６においては、命令２をデコ
ードすることにより、その所用ステップ数（図示の例で
は「２」としている）を、データNUMの内容に設定す
る。そして、時刻ｔ₉以降は、時刻ｔ₁〜ｔ₉と同様の動
作が繰返される。

【００２６】なお、図４においては、時刻ｔ₇に信号EQU
が“１”になるが、これに基づいてデータNUMおよびデ
ータCNTの値が変化するタイミングは時刻ｔ₉になってい
る。これは、図３における各回路がシステムクロック信
号CLKに同期して動作することによるものである。すな
わち、時刻ｔ₇においては信号EQUが“１”になるから、
命令ラッチ回路４がデータをラッチすることが可能な状
態になるが、実際にデータをラッチするタイミングは次
にシステムクロック信号CLKの立上がる時刻、すなわち
時刻ｔ₉である。

【００２７】また、時刻ｔ₇においては、まだＡＬＵ１
０において命令１を実行中であるが、プライオリティ回
路１６からは命令２の命令コードが出力される。これ
は、ＣＰＵ２０が命令１の実行中に命令２を予め先読み
しておき、命令１の処理が終了した後に直ちに命令２を
実行することを可能にして処理速度を向上させているこ
とによるものである。なお、この手法は近年のＣＰＵに
おいて一般的に採用されている技術である。

【００２８】次に、図５を参照し、一般の命令データの
実行中にＤＭＡ要求が有った場合の動作を説明する。図
５において時刻ｔ₁〜時刻ｔ₇までの動作は図４と同様で
ある。但し、時刻ｔ₆においてＤＭＡ要求があり、バス
・リクエスト信号BUSREQが“１”に設定されている。こ
れにより、次にシステムクロック信号CLKの立上がるタ
イミング（時刻ｔ₇）でプライオリティ回路１６はＤＭ
Ａデータを選択してラッチする。そして、次にシステム
クロック信号CLKの立上がるタイミング（時刻ｔ₉）にお
いて、ラッチしたＤＭＡデータを命令ラッチ回路４に出
力する。ここで、時刻ｔ₉においては、命令１の実行が
終了するが、時刻ｔ₉において命令ラッチ回路４が直ち
にＤＭＡデータをラッチすることはできない。

【００２９】これは、命令ラッチ回路４の入力端におい
てＤＭＡデータが確定するまでにある程度の時間を要す
るからであり、結局、命令ラッチ回路４がＤＭＡデータ
をラッチできるのは、時刻ｔ₁₁以降になる。従って、Ａ
ＬＵ１０がＤＭＡデータを検知して直ちにバス・アクノ
リッジ信号BUSAKを“１”に設定したとしても、バス・
アクノリッジ信号BUSAKが“１”に設定されるのは時刻
ｔ₁₁以降になることが判る。従って、この場合には、信
号READYが一時的に“０”に設定され（同図（ｈ）参
照）、命令ステップカウンタ７におけるカウント動作が
１クロックだけ中断される。この結果、全体の処理が１
クロックだけ遅れる。

【００３０】なお、図５における動作は、命令の実行中
にバス・リクエスト信号BUSREQが“１”に立上がる場合
について説明したが、バス・リクエスト信号BUSREQが
“０”に立下がる場合、リフレッシュ・リクエスト信号
REFREQが“１”に立上がる場合および“０”に立下がる
場合についても、全体の動作が１クロックだけ遅延する
点については同様である。すなわち、これら信号BUSRE
Q，REFREQの変化があった場合には、プライオリティ回
路１６において選択されるデータが切換えられ、次にシ
ステムクロック信号CLKの立上がるタイミングで新たな
データが出力されるのであるが、同じタイミングで当該
新たなデータを命令ラッチ回路４がラッチすることがで
きないからである。

【００３１】

【発明が解決しようとする課題】以上のように、従来の
ＣＰＵ２０にあっては、バス・リクエスト信号BUSREQあ
るいはリフレッシュ・リクエスト信号REFREQが変化した
場合に処理が遅れるという欠点があった。この欠点によ
り、特にＤＭＡ動作およびメモリリフレッシュを頻繁に
行なうシステムにおいては、処理時間がきわめて長くな
るという問題が発生した。本発明は上述した事情に鑑み
てなされたものであり、ＤＭＡ動作あるいはメモリリフ
レッシュを行なう際に処理時間の無駄を除去し、これに
よってきわめて高速な動作を可能とする中央処理装置を
提供することを目的としている。

【００３２】

【課題を解決するための手段】上記課題を解決するため
本発明にあっては、処理状態を設定する複数種類のデー
タであって優先順位の予め設定されたデータが入力さ
れ、これらデータのうち最も優先度の高いデータに基づ
いて処理状態を変更する中央処理装置において、前記複
数種類のデータの優先順位を設定する優先順位設定手段
と、前記複数種類のデータを各々個別に記憶し、記憶し
たデータを出力端から出力する複数の記憶手段と、前記
各記憶手段の出力端にそれぞれ接続された複数の入力端
を有し、前記優先順位設定手段によって設定された優先
順位に基づいて前記各記憶手段から出力されるデータの
うち最も優先度の高いデータを選択して出力する選択手
段とを具備することを特徴としている。

【００３３】

【作用】まず、処理状態を設定する複数種類のデータが
対応する記憶手段に記憶されると、優先順位設定手段に
よって設定された優先順位に応じて、最も優先度の高い
データが選択手段によって選択される。ここで、本発明
においては各記憶手段の出力端が選択手段の複数の入力
端にそれぞれ接続されているから、何れの記憶手段から
データが伝送される場合においても、各記憶手段から選
択手段へのデータ伝送を短い時間で実現することが可能
である。

【００３４】

【実施例】Ａ．実施例の構成以下、図面を参照してこの発明の実施例について説明す
る。なお、図において図２および図３の各部に対応する
部分には同一の符号を付し、その説明を省略する。図に
おいて１はメモリ制御データラッチ回路、２はＤＭＡデ
ータラッチ回路であり、それぞれメモリ制御データおよ
びＤＭＡデータが個別に入力される。また、命令ラッチ
回路４は、命令データのみが供給される。そして、これ
らラッチ回路１，２は、ラッチ回路３，４と同様に、イ
ネーブル入力端１ａ、２ａが設けられており、ここに入
力される信号EQUが“１”になった場合に対応するデー
タをそれぞれラッチするように構成されている。次に、
５はセレクタであり、各ラッチ回路１〜４の出力データ
が、それぞれ入力端５ａ〜５ｄに供給され、このうちの
一のデータを選択して出力端５ｆから出力する。ここ
で、セレクタ５において選択されるべきデータは、選択
入力端５ｅに供給される選択信号SELによって決定され
る。

【００３５】次に、９はプライオリティ・コントローラ
であり、割込処理要求信号INT0〜INT7の論理和、バス・
リクエスト信号BUSREQおよびリフレッシュ・リクエスト
信号REFREQが入力されると、これらの信号に基づいて、
以下のようにして選択信号SELを出力する。

【００３６】割込処理要求信号INT0〜INT7の論理和が
“１”である場合この場合においては、プライオリティ・コントローラ９
は他の信号の状態にかかわらず、入力端５ａの選択を指
示する選択信号SELを出力する。これにより、割込処理
データラッチ回路３にラッチされた割込処理データがセ
レクタ５を介して出力され、命令ステップデコーダ６お
よびＡＬＵ１０に供給される。

【００３７】割込処理要求信号INT0〜INT7の論理和が
“０”であってバス・リクエスト信号BUSREQが“１”で
ある場合この場合においては、プライオリティ・コントローラ９
は、入力端５ｃの選択を指示する選択信号SELを出力す
る。これにより、ＤＭＡデータラッチ回路２にラッチさ
れたＤＭＡデータがセレクタ５を介して出力される。

【００３８】割込処理要求信号INT0〜INT7の論理和が
“０”、バス・リクエスト信号BUSREQが“０”であって
リフレッシュ・リクエスト信号REFREQが“１”である場
合この場合においては、プライオリティ・コントローラ９
は、入力端５ｄの選択を指示する選択信号SELを出力す
る。これにより、メモリ制御データラッチ回路１にラッ
チされたメモリ制御データがセレクタ５を介して出力さ
れる。

【００３９】割込処理要求信号INT0〜INT7の論理和、
バス・リクエスト信号BUSREQ、およびリフレッシュ・リ
クエスト信号REFREQが全て“０”である場合この場合においては、プライオリティ・コントローラ９
は、入力端５ａの選択を指示する選択信号SELを出力す
る。これにより、命令ラッチ回路４にラッチされた命令
データがセレクタ５を介して出力される。

【００４０】Ｂ．実施例の動作次に、本実施例の動作を図６を参照して説明する。な
お、本実施例においては命令データおよびＤＭＡデータ
をそれぞれ個別にラッチするラッチ回路２，４が設けら
れているから、両ラッチ回路の入力端に供給されるデー
タを図６（ｂ−１）および（ｂ−２）に示す。

【００４１】図６において時刻ｔ₁〜時刻ｔ₇までの動作
は図５において説明した動作と同様である。すなわち、
時刻ｔ₁において、データNUMが、命令１の所用ステップ
数である「３」に設定され、データCNTが「０」に設定
される。次に、時刻ｔ₃、時刻ｔ₅、時刻ｔ₇においてデ
ータCNTが順次インクリメントされ、時刻ｔ₇において信
号EQUが“１”に設定される。また、時刻ｔ₆において
は、ＤＭＡ要求によりバス・リクエスト信号BUSREQが
“１”に設定されている。このバス・リクエスト信号BU
SREQは、所定のコード化回路（図示せず）を介してＤＭ
Ａデータに変換され、割込処理データラッチ回路３に供
給される。

【００４２】次に、時刻ｔ₉においては、ＤＭＡデータ
ラッチ回路２の入力端において、同図（ｂ−２）に図示
するようにＤＭＡデータが確定している。従って、本実
施例においては、時刻ｔ₉においてＤＭＡデータがラッ
チされ、ラッチされたＤＭＡデータがセレクタ５に供給
される。一方、バス・リクエスト信号BUSREQがプライオ
リティ・コントローラ９に供給されることによって、セ
レクタ５からは入力端５ｃの選択を指示する選択信号SE
Lが出力される。

【００４３】これにより、セレクタ５に供給されたＤＭ
Ａデータが命令ステップデコーダ６およびＡＬＵ１０に
供給される。そして、ＡＬＵ１０においては、供給され
たＤＭＡデータに基づいてバス・アクノリッジ信号BUSA
Kが出力される。また、命令ステップデコーダ６におい
ては、ＤＭＡデータがデコードされることによって新た
なデータNUM（図示の例においては「２」）が設定され
る。また、図６に示す動作においては信号READYが
“０”に設定されることが無いから、時刻ｔ₉において
命令ステップカウンタ７がリセットされ、データCNTが
「０」に設定される。

【００４４】ここで、図６と図５とを比較して明らかな
ように、本実施例においては、図３に示した回路に比較
して、バス・アクノリッジ信号BUSAKが“１”に設定さ
れるタイミングが１クロックだけ速くなることが判る。
これは、本実施例において各データをそれぞれ独立にラ
ッチするラッチ回路１〜４を設け、これらのデータを高
速に出力することが可能になったことに起因するもので
ある。従って、本実施例にあっては、命令の実行中にバ
ス・リクエスト信号BUSREQが“１”に立上がる場合に動
作の高速化が達成されるのみならず、バス・リクエスト
信号BUSREQが“０”に立下がる場合、リフレッシュ・リ
クエスト信号REFREQが“１”に立上がる場合および
“０”に立下がる場合についても、同様に動作の高速化
が達成されることが判る。

【００４５】

【発明の効果】以上説明したように、この発明の中央処
理装置によれば、処理状態を設定する複数種類のデータ
が各記憶手段に記憶され、これら各記憶手段の出力端が
選択手段の複数の入力端にそれぞれ接続されているか
ら、何れの記憶手段からデータが伝送される場合におい
ても、各記憶手段から選択手段へのデータ伝送を短い時
間で行なうことができ、ＤＭＡ動作あるいはメモリリフ
レッシュ等を行なう際にきわめて高速な動作を行なうこ
とが可能である。

【図面の簡単な説明】

【図１】一実施例の構成を示すブロック図である。

【図２】従来のコンピュータシステムのブロック図であ
る。

【図３】従来の中央処理装置の要部のブロック図であ
る。

【図４】従来の中央処理装置の動作を示すタイムチャー
トである。

【図５】従来の中央処理装置の動作を示すタイムチャー
トである。

【図６】本実施例の中央処理装置の動作を示すタイムチ
ャートである。

【符号の説明】

１メモリ制御データラッチ回路（記憶手段）２ＤＭＡデータラッチ回路（記憶手段）３割込処理データラッチ回路（記憶手段）４命令ラッチ回路（記憶手段）５セレクタ（選択手段）９プライオリティ・コントローラ（優先順位設定手
段）２０ＣＰＵ（中央処理装置）

Claims

【特許請求の範囲】

【請求項１】処理状態を設定する複数種類のデータで
あって優先順位の予め設定されたデータが入力され、こ
れらデータのうち最も優先度の高いデータに基づいて処
理状態を変更する中央処理装置において、前記複数種類のデータの優先順位を設定する優先順位設
定手段と、前記複数種類のデータを各々個別に記憶し、記憶したデ
ータを出力端から出力する複数の記憶手段と、前記各記憶手段の出力端にそれぞれ接続された複数の入
力端を有し、前記優先順位設定手段によって設定された
優先順位に基づいて前記各記憶手段から出力されるデー
タのうち最も優先度の高いデータを選択して出力する選
択手段とを具備することを特徴とする中央処理装置。