JPH05342012A

JPH05342012A - コンパイル方法およびコンパイラ

Info

Publication number: JPH05342012A
Application number: JP17627392A
Authority: JP
Inventors: Eiji Iwata; 英次岩田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-06-10
Filing date: 1992-06-10
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】ディジタルシグナルプロセッサおよび言語に
依存せずに、プログラムをコンパイルする。【構成】言語Ｌ_n用フロントエンド部１_nにおいて、言
語Ｌ_n（ｎ＝１，２，・・・，Ｎ）で記述されたプログ
ラムのソースコードに対して、言語Ｌ_nに対応した前処
理が行われ、言語Ｌ₁乃至Ｌ_Nに共通の中間コードが出力
される。共通モジュール部２において、その中間コード
に対して、言語Ｌ₁乃至Ｌ_NおよびＤＳＰ₁乃至ＤＳＰ_Mに
依存しない処理が行われ、ディジタルシグナルプロセッ
サＤＳＰ_m用バックエンド部３_m（ｍ＝１，２，・・・，
Ｍ）において、共通モジュール部２の出力に対して後処
理が施されて、ディジタルシグナルプロセッサＤＳＰ_m
に対応したオブジェクトコードが出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば音声処理や画像
処理などのディジタル信号処理に用いられるＤＳＰ（デ
ィジタルシグナルプロセッサ）のプログラムをコンパイ
ルする場合に用いて好適なコンパイル方法並びにコンパ
イラに関する。

【０００２】

【従来の技術】近年の音声処理や画像処理などにおいて
は、多くの場合、信号（音声信号や画像信号）をサンプ
リングし、即ち信号をディジタル化し、例えばＤＦＴ
（離散フーリエ変換），ＦＦＴ（高速フーリエ変換）、
またはＤＣＴ（離散コサイン変換）などにより、時間軸
上の信号を周波数軸上の信号（スペクトル）に変換し
て、パラメータの抽出や圧縮符号化処理が行われる。

【０００３】このような、ディジタル信号の時間軸と周
波数軸との相互変換（ＤＦＴ（逆ＤＦＴ），ＦＦＴ（逆
ＦＦＴ）、およびＤＣＴ（逆ＤＣＴ）など）処理に代表
されるディジタル信号処理においては、積和演算の回数
が非常に多く、この処理を、例えば汎用的なＣＰＵなど
で実現した場合には、実時間処理を行うことが困難であ
った。

【０００４】そこで、いわゆるパイプライン処理や並列
処理に適したアーキテクチャを有し、積和演算を、例え
ば数１０乃至数１００ｎ秒で行うことのできる、いわば
積和演算処理を得意とするＤＳＰ（ディジタルシグナル
プロセッサ）が開発され、近年、このＤＳＰを用いた多
くのディジタル信号処理装置（例えば画像処理装置や音
声処理装置など）が実現されている。

【０００５】

【発明が解決しようとする課題】ところで、このＤＳＰ
に、ディジタル信号処理を実行させるには、まず、その
ＤＳＰ用の言語でディジタル信号処理プログラムを記述
し、そのソースコードをコンパイラでコンパイルしてオ
ブジェクトコードに変換する必要がある。

【０００６】しかしながら、ディジタル信号処理プログ
ラムを記述するための言語は、ＤＳＰにより異なる場合
が多く、また同じＤＳＰであってもプログラムを記述す
るための言語が複数種類提供されている場合もあり、従
って、例えばＭ個のＤＳＰのプログラムが、Ｎ種類の言
語で記述することができるときには、各ＤＳＰおよび各
言語に対応したＭ×Ｎ個のコンパイラを用意しなければ
ならず、不便であった。

【０００７】なお、言語がＤＳＰにより異なる場合と
は、言語の種類がＤＳＰにより異なる場合の他、同じ言
語であってもその系統がＤＳＰにより異なる場合（例え
ば、コンピュータ言語でいえば、同じＣ言語でも、コン
パイラの提供メーカにより異なる場合）を含む。

【０００８】さらに、コンパイラは、プログラムをコン
パイルする過程を分割した、複数の論理的な操作単位
（フェーズ）よりなっているが、上述した各ＤＳＰおよ
び各言語に対応した各コンパイラには、ＤＳＰおよび言
語に依存しない、互いに共用することができるフェーズ
が、少なからず含まれており、各コンパイラにこのフェ
ーズを設けることは無駄であった。

【０００９】本発明は、このような状況に鑑みてなされ
たものであり、ＤＳＰおよび言語に依存せずに、プログ
ラムをコンパイルすることができるようにするものであ
る。

【００１０】

【課題を解決するための手段】請求項１に記載のコンパ
イル方法は、ディジタルシグナルプロセッサのプログラ
ムのソースコードを中間コードに変換し、中間コードを
ディジタルシグナルプロセッサに対応したオブジェクト
コードに変換するコンパイル方法において、中間コード
は、ディジタルシグナルプロセッサのプログラムを記述
するための複数の言語、または複数のディジタルシグナ
ルプロセッサにそれぞれ対応したオブジェクトコードに
共通であることを特徴とする。

【００１１】請求項２に記載のコンパイラは、ディジタ
ルシグナルプロセッサＤＳＰ₁乃至ＤＳＰ_Mのプログラム
のソースコードを中間コードに変換する前処理手段とし
てのフロントエンド部１（言語Ｌ₁用フロントエンド部
１₁乃至言語Ｌ_N用フロントエンド部１_N）と、フロント
エンド部１より出力される中間コードを解析して最適化
する共通処理手段としての共通モジュール部２と、共通
モジュール部２からの出力をディジタルシグナルプロセ
ッサＤＳＰ₁乃至ＤＳＰ_Mに対応したオブジェクトコード
に変換する後処理手段としてのバックエンド部３（ＤＳ
Ｐ₁用バックエンド部３₁乃至ＤＳＰ_M用バックエンド部
３_M）とを備え、フロントエンド部１（言語Ｌ₁用フロン
トエンド部１₁乃至言語Ｌ_N用フロントエンド部１_N）
は、ディジタルシグナルプロセッサＤＳＰ₁乃至ＤＳＰ_M
のプログラムを記述するための複数の言語Ｌ₁乃至Ｌ_Nに
共通の中間コードを出力し、バックエンド部３（ＤＳＰ
₁用バックエンド部３₁乃至ＤＳＰ_M用バックエンド部
３_M）は、中間コードを複数のディジタルシグナルプロ
セッサＤＳＰ₁乃至ＤＳＰ_Mにそれぞれ対応したオブジェ
クトコードに変換することを特徴とする。

【００１２】請求項３に記載のコンパイラは、共通モジ
ュール部２に、中間コードに対して、ＤＳＰ₁乃至ＤＳ
Ｐ_Mのどれにも依存しない最適化処理を施させることを
特徴とする。

【００１３】請求項４に記載のコンパイラは、バックエ
ンド部３（ＤＳＰ₁用バックエンド部３₁乃至ＤＳＰ_M用
バックエンド部３_M）に、中間コードを並列に実行可能
な単位に分割させ、ＤＳＰ₁乃至ＤＳＰ_Mに割り当てさせ
ることを特徴とする。

【００１４】請求項５に記載のコンパイラは、バックエ
ンド部３（ＤＳＰ₁用バックエンド部３₁乃至ＤＳＰ_M用
バックエンド部３_M）に、レジスタ割付を行わせること
を特徴とする。

【００１５】

【作用】請求項１に記載のコンパイル方法においては、
ディジタルシグナルプロセッサのプログラムのソースコ
ードを、ディジタルシグナルプロセッサのプログラムを
記述するための複数の言語、または複数のディジタルシ
グナルプロセッサにそれぞれ対応したオブジェクトコー
ドに共通の中間コードに変換し、その中間コードをディ
ジタルシグナルプロセッサに対応したオブジェクトコー
ドに変換する。従って、ＤＳＰ（ディジタルシグナルプ
ロセッサ）および言語に依存せずに、プログラムをコン
パイルすることができる。

【００１６】請求項２に記載のコンパイラにおいては、
ＤＳＰ₁乃至ＤＳＰ_Mのプログラムのソースコードを言語
Ｌ₁乃至Ｌ_Nに共通の中間コードに変換し、その中間コー
ドを解析して最適化する。そして、最適化した中間コー
ドをＤＳＰ₁乃至ＤＳＰ_Mにそれぞれ対応したオブジェク
トコードに変換する。従って、ＤＳＰ（ディジタルシグ
ナルプロセッサ）および言語に依存せずに、プログラム
をコンパイルすることができる。

【００１７】請求項３に記載のコンパイラにおいては、
共通モジュール部２に、中間コードに対して、ＤＳＰ₁
乃至ＤＳＰ_Mのどれにも依存しない最適化処理を施させ
るので、重複したフェーズによる無駄な処理が防止され
る。

【００１８】請求項４に記載のコンパイラは、バックエ
ンド部３（ＤＳＰ₁用バックエンド部３₁乃至ＤＳＰ_M用
バックエンド部３_M）に、中間コードを並列に実行可能
な単位に分割させ、ＤＳＰ₁乃至ＤＳＰ_Mに割り当てさせ
るので、並列処理をすることができるＤＳＰ（ディジタ
ルシグナルプロセッサ）の機能を有効に利用することが
できる。

【００１９】請求項５に記載のコンパイラは、バックエ
ンド部３（ＤＳＰ₁用バックエンド部３₁乃至ＤＳＰ_M用
バックエンド部３_M）に、レジスタ割付を行わせるの
で、ＤＳＰ（ディジタルシグナルプロセッサ）のレジス
タを効率的に利用することができる。

【００２０】

【実施例】図１は、本発明のコンパイラの一実施例の構
成を示すブロック図である。フロントエンド部１は、Ｍ
個のディジタルシグナルプロセッサＤＳＰ₁乃至ＤＳＰ_M
（以下、ＤＳＰ₁乃至ＤＳＰ_M）のいずれかのプログラム
記述用言語Ｌ₁乃至Ｌ_Nで記述されたプログラムのソース
コードを、言語Ｌ₁乃至Ｌ_Nに共通の中間言語で記述され
る中間コードにそれぞれ変換する言語Ｌ₁用フロントエ
ンド部１₁乃至言語Ｌ_N用フロントエンド部１_Nから構成
される。各言語Ｌ_n用フロントエンド部１_n（ｎ＝１，
２，・・・，Ｎ）は、図２に示すフェーズ（コンパイル
の処理単位）としての、字句解析部１１_n、構文解析部
１２_n、および意味解析部１３_nから構成され、言語Ｌ_n
に依存した処理を行う。

【００２１】即ち、言語Ｌ_n用フロントエンド部１_nの字
句解析部１１_nは、言語Ｌ_nで記述されたプログラムのソ
ースコードを、論理的に扱うことのできる最小単位の文
字列（字句）に分離する。構文解析部１２_nは、字句解
析部１１_nより出力される字句からなる構文を構造解析
し、言語Ｌ_nの構文構造として許されているか否かを検
査（構文チェック）する。意味解析部１３_nは、字句か
らなる構文を意味解析し、構文の意味上の間違いをチェ
ックし、間違いがなければソースコードを、言語Ｌ₁乃
至Ｌ_Nのすべてに共通の中間コードに変換する。

【００２２】共通モジュール部２は、図３に示すフェー
ズとしての依存解析部２１および最適化部２２より構成
され、言語Ｌ₁用フロントエンド部１₁乃至言語Ｌ_N用フ
ロントエンド部１_Nから出力される中間コードに対し
て、言語Ｌ₁乃至Ｌ_NおよびＤＳＰ₁乃至ＤＳＰ_Mに依存し
ない処理を行う。

【００２３】即ち、共通モジュール部２の依存解析部２
１は、フロントエンド部１より出力される中間コードに
おける、データの参照または定義の依存関係（データ依
存）を解析し、この依存関係（データ依存）を、いわゆ
るデータフローグラフと呼ばれるデータ構造に変換す
る。最適化部２２は、必要に応じて依存解析部２１で作
成されたデータフローグラフを参照し、フロントエンド
部１より出力される中間コードに対して、例えば定数の
畳み込みや共通部分式の識別など、言語Ｌ₁乃至Ｌ_Nおよ
びＤＳＰ₁乃至ＤＳＰ_Mに依存しない最適化処理を施す。

【００２４】バックエンド部３は、共通モジュール部２
で最適化された中間コードから、ＤＳＰ₁乃至ＤＳＰ_Mに
対応したオブジェクトコードをそれぞれ生成するＤＳＰ
₁用バックエンド部３₁乃至ＤＳＰ_M用バックエンド部３_M
から構成される。各ＤＳＰ_m用バックエンド部３_m（ｍ＝
１，２，・・・，Ｍ）は、図４に示すフェーズとして
の、スケジューリング部３１_m、コード生成／レジスタ
割付部３２_m、および最適化部３３_mから構成され、ＤＳ
Ｐ_mに依存した処理を行う。

【００２５】即ち、スケジューリング部３１_mは、例え
ばＤＳＰ_mのアーキテクチャが並列処理を行うことがで
きるものである場合、共通モジュール部２で最適化され
た中間コードを、並列に実行可能な単位（タスク）に分
割し、ＤＳＰ_mを構成する、例えばＡＬＵ、乗算器、加
算器、またはシフタなどに割り当てる。コード生成／レ
ジスタ割付部３２_mは、共通モジュール部２（最適化部
２２）より出力される中間コードから、ＤＳＰ_mに対応
したオブジェクトコードを生成するとともに、ＤＳＰ_m
の有するレジスタに、効率的に変数を割り付けるための
レジスタ割付を行う。最適化部３３_mは、必要に応じて
共通モジュール部２の依存解析部２１で作成されたデー
タフローグラフを参照し、コード生成／レジスタ割付部
３２_mで生成されたＤＳＰ_mに対応したオブジェクトコー
ドに対して、ＤＳＰ_mに依存した最適化処理を施す。

【００２６】このように構成されるコンパイラにおい
て、言語Ｌ_nで記述されたＤＳＰ_m用のプログラムがコン
パイルされる場合、まずフロントエンド部１の言語Ｌ_n
用フロントエンド部１_nにそのプログラムが読み込まれ
る。そして、言語Ｌ_n用フロントエンド部１_nの字句解析
部１１_n（図２）において、言語Ｌ_nで記述されたプログ
ラムのソースコードが、例えば手掛かり語（例えば、Ｃ
言語やＦＯＲＴＲＡＮでいうところのdo,while,if、お
よびforなど）、識別子（例えば、プログラムにおける
変数など）、定数、並びに演算子（例えば、＋，−，
＊、および／など）など、論理的に扱うことのできる最
小単位の文字列（字句）に分離される。

【００２７】即ち、字句解析部１１_nにおいて、例えばＩＦ（５．ＥＱ．ＭＡＸ）ＧＯＴＯ１００というＦＯＲＴＲＡＮ文は、ＩＦ，（，５，．ＥＱ．，ＭＡＸ，），ＧＯＴＯ、およ
び１００という８つの字句に分離される。

【００２８】字句解析部１１_nで分離された字句は構文
解析部１２_nに入力され、構文解析部１２_nにおいて、こ
の字句からなる構文が構造解析され、言語Ｌ_nの構文構
造として許されているか否かが検査（構文チェック）さ
れる。即ち、例えば字句Ａ，＋、およびＢが入力された
場合、構文解析部１２_nにおいて、字句Ａ，＋、および
Ｂからなる構文Ａ＋Ｂが、式と名付ける構文構造を有す
ると構造解析され、構文Ａ＋Ｂが言語Ｌ_nで記述された
式として許されているか否かが検査（構文チェック）さ
れる。構文解析部１２_nで、任意の構文が、構文チェッ
クで使用不可と判定された場合には、コンパイル（以後
の処理）が中止される。

【００２９】構文解析部１２_nでの構文チェックをパス
した構文は、意味解析部１３_nで、意味解析され、構文
の意味上の間違いがチェックされる。即ち、意味解析部
１３_nにおいて、例えば整数型の変数Ａ、演算子＋、お
よび実数型の変数Ｂの３つの字句からなる構文Ａ＋Ｂ
が、整数型と実数型の加算式であると解析され、整数と
実数との加算が間違いか否かがチェックされる。言語Ｌ
_nの仕様で、整数と実数との加算が許されていなけれ
ば、意味解析部１３_nで、構文Ａ＋Ｂは使用不可とさ
れ、コンパイル（以後の処理）が中止される。

【００３０】意味解析部１３_nで、構文の意味上の間違
いがチェックされた構文に間違いがなければ、ソースコ
ードが、言語Ｌ₁乃至Ｌ_Nのすべてに共通の中間コードに
変換され、共通モジュール部２の依存解析部２１（図
３）に出力される。

【００３１】依存解析部２１において、意味解析部１３
_nより出力された中間コードにおける、データの参照ま
たは定義の依存関係（データ依存）が解析され、この依
存関係（データ依存）が、いわゆるデータフローグラフ
と呼ばれるデータ構造に変換される。

【００３２】即ち、例えばＡ＝Ｂ＋Ｃ（１）Ｂ＝Ａ＋Ｅ（２）Ｂ＝Ｆ＋Ｇ（３）という３つの式が、式（１），（２），（３）の順番で
実行されるように、プログラムが記述されているとする
と、依存解析部２１では、・式（１）で定義されたＡが式（２）で参照されている
（フロー依存）。・式（１）で参照されたＢが式（２）で定義されている
（逆依存）。・式（１）で参照されたＢが式（３）で定義されている
（逆依存）。・式（２）で定義されたＢが式（３）で再定義されてい
る（出力依存）。のように依存解析がなされ、このデータの参照または定
義の依存関係（データ依存）がいわゆるデータフローグ
ラフと呼ばれるデータ構造に変換される。

【００３３】依存解析部２１でデータフローグラフが作
成された後、最適化部２２において、必要に応じてこの
データフローグラフが参照され、意味解析部１３_nより
出力された中間コードに対して、例えば定数の畳み込み
や共通部分式の識別など、ＤＳＰ₁乃至ＤＳＰ_Mに依存し
ない最適化処理が施される。

【００３４】即ち、例えばＩ＝４Ａ＝Ｉ＊Ｂという構文がプログラムの中に言語Ｌ_nで記述されてい
ると、最適化部２２において、上記の構文は、Ａ＝４＊Ｂと最適化され、これにより定義（Ｉ＝４）の回数を減ら
すことができる。

【００３５】また、例えばＡ［Ｉ＋１］＝Ｂ［Ｉ＋１］＊Ｃ［Ｉ＋１］いう構文がプログラムの中に言語Ｌ_nで記述されている
と、最適化部２２において、上記の構文は、Ｊ＝Ｉ＋１Ａ［Ｊ］＝Ｂ［Ｊ］＊Ｃ［Ｊ］と最適化され、これにより加算（Ｉ＋１）の回数を３回
から１回に減らすことができる。

【００３６】共通モジュール部２の最適化部２２で最適
化された中間コードは、ＤＳＰ_m用バックエンド部３_mの
スケジューリング部３１_m（図４）に出力され、スケジ
ューリング部３１_mにおいて、ＤＳＰ_mのアーキテクチャ
が並列処理を行うことができるものである場合には、共
通モジュール部２で最適化された中間コードが、並列に
実行可能な単位（タスク）に分割され、分割された各タ
スクが、ＤＳＰ_mを構成する、例えばＡＬＵ、乗算器、
加算器、またはシフタなどに割り当てられる（スケジュ
ーリングされる）。

【００３７】そして、コード生成／レジスタ割付部３２
_mにおいて、共通モジュール部２の最適化部２２より出
力された中間コードから、ＤＳＰ_mに対応したオブジェ
クトコードが生成されるとともに、ＤＳＰ_mの有するレ
ジスタに、効率的に変数を割り付けるためのレジスタ割
付が行われ、ＤＳＰ_mに対応したオブジェクトコードが
最適化部３３_mに出力される。最適化部３３_mにおいて、
必要に応じて共通モジュール部２の依存解析部２１で作
成されたデータフローグラフが参照され、コード生成／
レジスタ割付部３２_mより出力されたオブジェクトコー
ドに対して、ＤＳＰ_mに依存した最適化処理が施され、
言語Ｌ_nで記述されたＤＳＰ_m用のプログラムのコンパイ
ルが終了する。

【００３８】以下、ＤＳＰ_m で３タップのＦＩＲ型ディ
ジタルフィルタを実現するプログラムｙ（０）＝ｈ（０）＊ｘ（０）＋ｈ（１）＊ｘ（１）＋ｈ（２）＊ｘ（２）ｙ（１）＝ｈ（０）＊ｘ（１）＋ｈ（１）＊ｘ（２）＋ｈ（２）＊ｘ（３）ｙ（２）＝ｈ（０）＊ｘ（２）＋ｈ（１）＊ｘ（３）＋ｈ（２）＊ｘ（４）を例にして、ＤＳＰ_m用バックエンド部３_mのスケジュー
リング部３１_m、コード生成／レジスタ割付部３２_m、お
よび最適化部３３_mの動作を、さらに説明する。なお、
このプログラムにおいて、ｈ（０），ｈ（１）、および
ｈ（２）はフィルタの係数、ｘ（０），ｘ（１），・・
・はフィルタへの入力信号、ｙ（０），ｙ（１），・・
・はフィルタ出力を示す。

【００３９】上記のソースコードを中間コードで表現す
ると、ｔｅｍｐ１＝ｈ（０）＊ｘ（０）（ａ１）ｔｅｍｐ２＝ｈ（１）＊ｘ（１）（ａ２）ｔｅｍｐ３＝ｈ（２）＊ｘ（２）（ａ３）ｔｅｍｐ４＝ｔｅｍｐ１＋ｔｅｍｐ２（ａ４）ｙ（０）＝ｔｅｍｐ３＋ｔｅｍｐ４（ａ５）ｔｅｍｐ５＝ｈ（０）＊ｘ（１）（ｂ１）ｔｅｍｐ６＝ｈ（１）＊ｘ（２）（ｂ２）ｔｅｍｐ７＝ｈ（２）＊ｘ（３）（ｂ３）ｔｅｍｐ８＝ｔｅｍｐ５＋ｔｅｍｐ６（ｂ４）ｙ（１）＝ｔｅｍｐ７＋ｔｅｍｐ８（ｂ５）ｔｅｍｐ９＝ｈ（０）＊ｘ（２）（ｃ１）ｔｅｍｐ１０＝ｈ（１）＊ｘ（３）（ｃ２）ｔｅｍｐ１１＝ｈ（２）＊ｘ（４）（ｃ３）ｔｅｍｐ１２＝ｔｅｍｐ９＋ｔｅｍｐ１０（ｃ４）ｙ（２）＝ｔｅｍｐ１１＋ｔｅｍｐ１２（ｃ５）となる。

【００４０】ここで、ＤＳＰ_mが、充分な数のレジスタ
を有するとすると、式（ａ１）乃至（ａ５）、式（ｂ
１）乃至（ｂ５）、および式（ｃ１）乃至（ｃ５）（以
下、式（ａ１）乃至（ｃ５）と記載する）のデータ依存
は、前述したフロー依存のみとなり、式（ａ１）および
式（ａ２）での定義が、式（ａ４）で参照されていると
いうフロー依存を（ａ１），（ａ２）→（ａ４）と表すと、式（ａ１）乃至（ａ５）、式（ｂ１）乃至
（ｂ５）、および式（ｃ１）乃至（ｃ５）のデータ依存
は、（ａ１），（ａ２）→（ａ４）（ａ３），（ａ４）→（ａ５）（ｂ１），（ｂ２）→（ｂ４）（ｂ３），（ｂ４）→（ｂ５）（ｃ１），（ｃ２）→（ｃ４）（ｃ３），（ｃ４）→（ｃ５）となる。

【００４１】ＤＳＰ_mが並列に実行可能なアーキテクチ
ャを有さない場合、即ち例えば演算器として２入力１出
力の演算器を１つだけＤＳＰ_mが有する場合、スケジュ
ーリング部３１_mにおいて、式（ａ１）乃至（ｃ５）で
示される演算が、ＤＳＰ_mが内蔵する１つだけの演算器
に、図５に示すように割り当てられる（スケジューリン
グされる）。

【００４２】即ち、ＤＳＰ_mが内蔵する演算器が１クロ
ックで動作するとすると、スケジューリング部３１_mで
は、式（ａ１）乃至（ｃ５）で示される演算が、それぞ
れ１乃至１５クロック目に、演算器で行われるように割
り当てられる。

【００４３】また、ＤＳＰ_mが並列に実行可能なアーキ
テクチャを有する場合、即ち例えば演算器として、９個
の、２入力１出力の乗算器Ｘ₁乃至Ｘ₉、および６個の、
２入力１出力の加算器Ｙ₁乃至Ｙ₆をＤＳＰ_mが有する場
合、スケジューリング部３１_mにおいて、式（ａ１）乃
至（ｃ５）で示される演算が、ＤＳＰ_mが内蔵する乗算
器Ｘ₁乃至Ｘ₉および加算器Ｙ₁乃至Ｙ₆に、図６に示すよ
うに割り当てられる（スケジューリングされる）。

【００４４】即ち、乗算器Ｘ₁乃至Ｘ₉および加算器Ｙ₁
乃至Ｙ₆が１クロックで動作するとすると、スケジュー
リング部３１_mにおいて、１クロック目に、式（ａ１）
乃至（ａ３）、式（ｂ１）乃至（ｂ３）、または式（ｃ
１）乃至（ｃ３）で示される演算（乗算）が、乗算器Ｘ
₁乃至Ｘ₉でそれぞれ行われるように割り当てられ、２ク
ロック目に、式（ａ４），（ｂ４）、または（ｃ４）で
示される演算（加算）が、加算器Ｙ₁，Ｙ₃、またはＹ₅
でそれぞれ行われるように割り当てられるとともに、３
クロック目に、式（ａ５），（ｂ５）、または（ｃ５）
で示される演算（加算）が、加算器Ｙ₂，Ｙ₄、またはＹ
₆でそれぞれ行われるように割り当てられる。

【００４５】さらに、ＤＳＰ_mが、例えば演算器とし
て、３個の、２入力１出力の乗算器Ｘ₁乃至Ｘ₃、並びに
２個の、２入力１出力の加算器Ｙ₁およびＹ₂を有する場
合、スケジューリング部３１_mにおいて、式（ａ１）乃
至（ｃ５）で示される演算が、ＤＳＰ_mが内蔵する乗算
器Ｘ₁乃至Ｘ₃並びに加算器Ｙ₁およびＹ₂に、図７に示す
ように割り当てられる（スケジューリングされる）。

【００４６】即ち、乗算器Ｘ₁乃至Ｘ₃並びに加算器Ｙ₁
およびＹ₂が１クロックで動作するとすると、スケジュ
ーリング部３１_mにおいて、１クロック目に、式（ａ
１）乃至（ａ３）で示される演算が、乗算器Ｘ₁乃至Ｘ₃
でそれぞれ行われるように割り当てられ、２クロック目
に、式（ｂ１）乃至（ｂ３）、または式（ａ４）で示さ
れる演算が、乗算器Ｘ₁乃至Ｘ₃、または加算器Ｙ₁でそ
れぞれ行われるように割り当てられるとともに、３クロ
ック目に、式（ｃ１）乃至（ｃ３）、式（ｂ４）、また
は式（ａ５）で示される演算が、乗算器Ｘ₁乃至Ｘ₃、加
算器Ｙ₁またはＹ₂でそれぞれ行われるように割り当てら
れる。さらに、４クロック目には、式（ｃ４）または式
（ｂ５）で示される演算が、加算器Ｙ₁またはＹ₂でそれ
ぞれ行われるように割り当てられ、５クロック目に、式
（ｃ５）で示される演算が、加算器Ｙ₂で行われるよう
に割り当てられる。

【００４７】また、ＤＳＰ_mが、例えば演算器として、
２個の、２入力１出力の乗算器Ｘ₁およびＸ₂、並びに１
個の、２入力１出力の加算器Ｙ₁を有する場合、スケジ
ューリング部３１_mにおいて、式（ａ１）乃至（ｃ５）
で示される演算が、ＤＳＰ_mが内蔵する乗算器Ｘ₁および
Ｘ₂並びに加算器Ｙ₁に、図８に示すように割り当てられ
る（スケジューリングされる）。

【００４８】即ち、乗算器Ｘ₁およびＸ₂並びに加算器Ｙ
₁が１クロックで動作するとすると、スケジューリング
部３１_mにおいて、乗算器Ｘ₁で、式（ａ１），（ａ
３），（ｂ２），（ｃ１）、または（ｃ３）で示される
演算が、１乃至５クロック目にそれぞれ行われるように
割り当てられ、乗算器Ｘ₂で、式（ａ２），（ｂ１），
（ｂ３）、または（ｃ２）で示される演算が、１乃至４
クロック目にそれぞれ行われるように割り当てられると
ともに、加算器Ｙ₁で、式（ａ４），（ａ５），（ｂ
４），（ｂ５），（ｃ４）、または（ｃ５）で示される
演算が、２乃至７クロック目にそれぞれ行われるように
割り当てられる。

【００４９】スケジューリング部３１_mでのスケジュー
リングが終了すると、コード生成／レジスタ割付部３２
_mにおいて、ＤＳＰ_mの有するレジスタに、効率的に変数
を割り付けるためのレジスタ割付が行われながら、式
（ａ１）乃至式（ｃ５）に示す中間コードから、ＤＳＰ
_mに対応したオブジェクトコードが生成される。

【００５０】ＤＳＰ_mが３つのレジスタｒｅｇ１乃至ｒ
ｅｇ３を有する場合、コード生成／レジスタ割付部３２
_mにおいて、式（ａ１）乃至式（ｃ５）における変数ｔ
ｅｍｐ１乃至ｔｅｍｐ１２が、レジスタｒｅｇ１乃至ｒ
ｅｇ３に割り付けられながら、式（ａ１）乃至式（ｃ
５）で示された中間コードから、ＤＳＰ_mに対応したオ
ブジェクトコードが、例えばＭＵＬｈ（０），ｘ（０），ｒｅｇ１（Ａ１）ＭＵＬｈ（１），ｘ（１），ｒｅｇ２（Ａ２）ＭＵＬｈ（２），ｘ（２），ｒｅｇ３（Ａ３）ＳＴｒｅｇ３，ｍｅｍ１（Ａ４）ＡＤＤｒｅｇ１，ｒｅｇ２，ｒｅｇ３（Ａ５）ＬＤｍｅｍ１，ｒｅｇ１（Ａ６）ＡＤＤｒｅｇ１，ｒｅｇ３，ｙ（０）（Ａ７）ＭＵＬｈ（０），ｘ（１），ｒｅｇ１（Ｂ１）ＭＵＬｈ（１），ｘ（２），ｒｅｇ２（Ｂ２）ＭＵＬｈ（２），ｘ（３），ｒｅｇ３（Ｂ３）ＳＴｒｅｇ３，ｍｅｍ２（Ｂ４）ＡＤＤｒｅｇ１，ｒｅｇ２，ｒｅｇ３（Ｂ５）ＬＤｍｅｍ２，ｒｅｇ１（Ｂ６）ＡＤＤｒｅｇ１，ｒｅｇ３，ｙ（１）（Ｂ７）ＭＵＬｈ（０），ｘ（２），ｒｅｇ１（Ｃ１）ＭＵＬｈ（１），ｘ（３），ｒｅｇ２（Ｃ２）ＭＵＬｈ（２），ｘ（４），ｒｅｇ３（Ｃ３）ＳＴｒｅｇ３，ｍｅｍ３（Ｃ４）ＡＤＤｒｅｇ１，ｒｅｇ２，ｒｅｇ３（Ｃ５）ＬＤｍｅｍ３，ｒｅｇ１（Ｃ６）ＡＤＤｒｅｇ１，ｒｅｇ３，ｙ（２）（Ｃ７）のように生成される。

【００５１】オブジェクトコード（Ａ１）乃至（Ａ３）
は、ｒｅｇ１＝ｈ（０）＊ｘ（０），ｒｅｇ２＝ｈ（１）＊ｘ（１）、またはｒｅｇ３＝ｈ（２）＊ｘ（２）をそれぞれ示し、式（ａ１）乃至（ａ３）に対応する。
ＤＳＰ_mには、３つのレジスタｒｅｇ１乃至ｒｅｇ３し
かないので、式（ａ４）を計算するために、オブジェク
トコード（Ａ４）で、レジスタｒｅｇ３の内容（式（ａ
３）の変数ｔｅｍｐ３の内容）がスタックｍｅｍ１に退
避され（ストアされ）、オブジェクトコード（Ａ５）
で、式（ａ４）に対応するｒｅｇ３＝ｒｅｇ１＋ｒｅｇ２が計算される。

【００５２】そして、オブジェクトコード（Ａ６）で、
スタックｍｅｍ１にストアされた式（ａ３）の変数ｔｅ
ｍｐ３の内容（ｈ（２）＊ｘ（２））が、レジスタｒｅ
ｇ１にロードされ、オブジェクトコード（Ａ７）で、式
（ａ５）に対応するｙ（０）＝ｒｅｇ１＋ｒｅｇ３が計算される。

【００５３】オブジェクトコード（Ｂ１）乃至（Ｂ
７）、または（Ｃ１）乃至（Ｃ７）でも、上記したオブ
ジェクトコード（Ａ１）乃至（Ａ７）における場合と同
様にして、式（ｂ１）乃至（ｂ５）、または（ｃ１）乃
至（ｃ５）にそれぞれ対応する処理がなされる。

【００５４】なお、ＤＳＰ_mが、例えば１クロックで動
作する演算器として、３個の、２入力１出力の乗算器Ｘ
₁乃至Ｘ₃、並びに２個の、２入力１出力の加算器Ｙ₁お
よびＹ₂を有し、データのロードおよびストアを１クロ
ックで行うとすると、上記のオブジェクトコード（Ａ
１）乃至（Ａ７），（Ｂ１）乃至（Ｂ７）、および（Ｃ
１）乃至（Ｃ７）は、図９に示すように実行される。

【００５５】即ち、１クロック目に、オブジェクトコー
ド（Ａ１）乃至（Ａ３）に対応する式（ａ１）乃至（ａ
３）で示される演算が、乗算器Ｘ₁乃至Ｘ₃でそれぞれ行
われ、２クロック目に、オブジェクトコード（Ｂ１）乃
至（Ｂ３）に対応する式（ｂ１）乃至（ｂ３）で示され
る演算が、乗算器Ｘ₁乃至Ｘ₃でそれぞれ行われるととも
に、オブジェクトコード（Ａ４）に対応するレジスタｒ
ｅｇ３のスタックｍｅｍ１へのストアが行われる。

【００５６】３クロック目に、オブジェクトコード（Ｃ
１）乃至（Ｃ３）または（Ａ５）に対応する式（ｃ１）
乃至（ｃ３）、または式（ａ４）で示される演算が、乗
算器Ｘ₁乃至Ｘ₃、加算器Ｙ₁でそれぞれ行われるととも
に、オブジェクトコード（Ｂ４）に対応するレジスタｒ
ｅｇ３のスタックｍｅｍ２へのストアが行われ、４クロ
ック目に、オブジェクトコード（Ｂ５）に対応する式
（ｂ４）で示される演算が、加算器Ｙ₁で行われるとと
もに、オブジェクトコード（Ｃ４）に対応するレジスタ
ｒｅｇ３のスタックｍｅｍ３へのストアと、オブジェク
トコード（Ａ６）に対応するスタックｍｅｍ１からレジ
スタｒｅｇ１へのロードが行われる。

【００５７】５クロック目には、オブジェクトコード
（Ｃ５）または（Ａ７）に対応する式（ｃ４）または
（ａ５）で示される演算が、加算器Ｙ₁またはＹ₂でそれ
ぞれ行われるとともに、オブジェクトコード（Ｂ６）に
対応するスタックｍｅｍ２からレジスタｒｅｇ１へのロ
ードが行われ、６クロック目に、オブジェクトコード
（Ｂ７）に対応する式（ｂ５）で示される演算が、加算
器Ｙ₂で行われるとともに、オブジェクトコード（Ｃ
６）に対応するスタックｍｅｍ３からレジスタｒｅｇ１
へのロードが行われる。

【００５８】そして、７クロック目に、オブジェクトコ
ード（Ｃ７）に対応する式（ｃ５）で示される演算が、
加算器Ｙ₂で行われ、処理を終了する。

【００５９】次に、上記のような、ＤＳＰ_mに対応した
オブジェクトコードが、最適化部３３_mに供給される
と、最適化部３３_mにおいて、このオブジェクトコード
に対して、ＤＳＰ_mに依存した最適化処理が施される。

【００６０】即ち、例えばＬＤｍｅｍ，ｒｅｇ（Ｄ１）ＳＴｒｅｇ，ｍｅｍ（Ｄ２）のような、メモリｍｅｍからレジスタｒｅｇにデータを
ロードし（Ｄ１）、すぐにレジスタｒｅｇのデータをメ
モリｍｅｍにストアする（Ｄ２）ことを示すオブジェク
トコードにおいては、同じ内容（データ）を、メモリｍ
ｅｍにストアすることは無駄であるから、最適化部３３
_mにおいて、オブジェクトコード（Ｄ２）が削除される
（冗長なロード／ストア命令の削除）。

【００６１】また、例えばＡＤＤ０，ｒｅｇ，ｒｅｇ（Ｅ１）ＭＵＬ１，ｒｅｇ，ｒｅｇ（Ｅ２）のような、レジスタｒｅｇに０を加算して、レジスタｒ
ｅｇに記憶させたり（Ｅ１）、レジスタｒｅｇに１を乗
じて、レジスタｒｅｇに記憶させたりする（Ｅ２）オブ
ジェクトコードにおいては、０の加算や１の乗算は結果
が変わらないので、やはり無駄であるから、最適化部３
３_mにおいて、オブジェクトコード（Ｅ１）および（Ｅ
１）とも削除される（代数的簡約化）。

【００６２】以上のように、このコンパイラでは、プロ
グラムを記述した言語Ｌ₁乃至Ｌ_Nに対応した言語Ｌ₁用
フロントエンド部１₁乃至言語Ｌ_Nフロントエンド部１_N
で前処理を行い、ＤＳＰ₁乃至ＤＳＰ_Mに対応したオブジ
ェクトコードを出力するＤＳＰ₁用バックエンド部３₁乃
至ＤＳＰ_M用バックエンド部３_Mで後処理を行うととも
に、言語Ｌ₁乃至Ｌ_NおよびＤＳＰ₁乃至ＤＳＰ_Mに依存し
ない処理（フェーズ）を共通モジュール部２で行うよう
にしたので、言語Ｌ₁乃至Ｌ_Nのうちのどの言語で記述さ
れたプログラムでも、また、ＤＳＰ₁乃至ＤＳＰ_Mのうち
のどのＤＳＰに対応するプログラムでもコンパイルする
ことができる。

【００６３】

【発明の効果】請求項１に記載のコンパイル方法によれ
ば、ディジタルシグナルプロセッサ（ＤＳＰ）のプログ
ラムのソースコードを、ＤＳＰのプログラムを記述する
ための複数の言語、または複数のＤＳＰにそれぞれ対応
したオブジェクトコードに共通の中間コードに変換し、
その中間コードをＤＳＰに対応したオブジェクトコード
に変換する。従って、ＤＳＰおよび言語に依存せずに、
プログラムをコンパイルすることができる。

【００６４】請求項２に記載のコンパイラによれば、デ
ィジタルシグナルプロセッサ（ＤＳＰ）のプログラムの
ソースコードを言語に共通の中間コードに変換し、その
中間コードを解析して最適化する。そして、最適化した
中間コードを複数のＤＳＰにそれぞれ対応したオブジェ
クトコードに変換する。従って、ＤＳＰおよび言語に依
存せずに、プログラムをコンパイルすることができる。

【００６５】請求項３に記載のコンパイラによれば、共
通処理手段に、中間コードに対して、複数のＤＳＰのど
れにも依存しない最適化処理を施させるので、重複した
フェーズによる無駄な処理が防止される。

【００６６】請求項４に記載のコンパイラは、後処理手
段に、中間コードを並列に実行可能な単位に分割させ、
ＤＳＰに割り当てさせるので、並列処理をすることがで
きるＤＳＰの機能を有効に利用することができる。

【００６７】請求項５に記載のコンパイラは、後処理手
段に、レジスタ割付を行わせるので、ＤＳＰのレジスタ
を効率的に利用することができる。

【図面の簡単な説明】

【図１】本発明のコンパイラの一実施例の構成を示すブ
ロック図である。

【図２】図１の実施例の言語Ｌ₁用フロントエンド部１₁
乃至言語Ｌ_Nフロントエンド部１_Nのより詳細を示す図で
ある。

【図３】図１の実施例の共通モジュール部２のより詳細
を示す図である。

【図４】図１の実施例のＤＳＰ₁用バックエンド部３₁乃
至ＤＳＰ_M用バックエンド部３_Mのより詳細を示す図であ
る。

【図５】図４のスケジューリング部で行われるスケジュ
ーリングを説明するための図である。

【図６】図４のスケジューリング部で行われるスケジュ
ーリングを説明するための図である。

【図７】図４のスケジューリング部で行われるスケジュ
ーリングを説明するための図である。

【図８】図４のスケジューリング部で行われるスケジュ
ーリングを説明するための図である。

【図９】図４のコード生成／レジスタ割付部３２_mで生
成されたＤＳＰ_mに対応したオブジェクトコードが実行
される様子を説明するための図である。

【符号の説明】

１フロントエンド部１₁乃至１_N 言語Ｌ₁用フロントエンド部乃至言語Ｌ_Nフ
ロントエンド部２共通モジュール部３バックエンド部３₁乃至３_M ＤＳＰ₁用バックエンド部乃至ＤＳＰ_M用バ
ックエンド部１１ｎ字句解析部１２ｎ構文解析部１３ｎ意味解析部２１依存解析部２２最適化部３１ｍスケジューリング部３２ｍコード生成／レジスタ割付部３３ｍ最適化部

Claims

【特許請求の範囲】

【請求項１】ディジタルシグナルプロセッサのプログ
ラムのソースコードを中間コードに変換し、前記中間コードを前記ディジタルシグナルプロセッサに
対応したオブジェクトコードに変換するコンパイル方法
において、前記中間コードは、前記ディジタルシグナルプロセッサ
のプログラムを記述するための複数の言語、または複数
のディジタルシグナルプロセッサにそれぞれ対応したオ
ブジェクトコードに共通であることを特徴とするコンパ
イル方法。
【請求項２】ディジタルシグナルプロセッサのプログ
ラムのソースコードを中間コードに変換する前処理手段
と、前記前処理手段より出力される中間コードを解析して最
適化する共通処理手段と、前記共通処理手段からの出力を前記ディジタルシグナル
プロセッサに対応したオブジェクトコードに変換する後
処理手段とを備え、前記前処理手段は、前記ディジタルシグナルプロセッサ
のプログラムを記述するための複数の言語に共通の中間
コードを出力し、前記後処理手段は、前記中間コードを複数のディジタル
シグナルプロセッサにそれぞれ対応したオブジェクトコ
ードに変換することを特徴とするコンパイラ。
【請求項３】前記共通処理手段は、前記中間コードに
対して、前記複数のディジタルシグナルプロセッサのど
れにも依存しない最適化処理を施すことを特徴とする請
求項２に記載のコンパイラ。
【請求項４】前記後処理手段は、前記中間コードを並
列に実行可能な単位に分割し、前記ディジタルシグナル
プロセッサに割り当てることを特徴とする請求項２また
は３に記載のコンパイラ。
【請求項５】前記後処理手段は、レジスタ割付を行う
ことを特徴とする請求項２，３、または４に記載のコン
パイラ。