JPH05342107A

JPH05342107A - キャッシュメモリ制御装置

Info

Publication number: JPH05342107A
Application number: JP4151043A
Authority: JP
Inventors: Yasutomo Sakurai; 康智桜井; Kiyoshi Sudo; 清須藤; Kiminari Ogura; 仁成小椋; Tatsuya Yamaguchi; 達也山口; Koichi Odawara; 孝一小田原; Takumi Nonaka; 巧野中; Kenji Hoshi; 健二星; Eiji Kanetani; 英治金谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-11
Filing date: 1992-06-11
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】キャッシュメモリ制御装置に関し，スワップ
アウトにおいても，中央処理装置による主記憶へのアク
セスを可能とすることを目的とする。【構成】主記憶アクセス制御装置３は，変更済ブロッ
クの内容を変更する時は，スワップアウト処理を行うも
のであって，ブロックのアドレスを格納するタグメモリ
１４と，ブロック単位にデータを格納するバッファメモ
リ１５を有するキャッシュメモリ１３と，中央処理装置
４と，中央処理装置４が主記憶１をアクセスするアドレ
スを保持するアドレスバッファ１１と，ミスヒットの時
リプレースするブロックのタグ情報を保持するバックア
ップタグバッファ１６とスワップアウトする時リプレー
スするブロックのデータを保持するバックアップバッフ
ァメモリ１７とを備えた構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，キャッシュメモリのリ
プレース等を行うキャッシュメモリ制御装置に関する。
特に，スワップ方式によるキャッシュメモリ制御のため
のキャッシュメモリ制御装置に関する。

【０００２】キャッシュメモリには，キャッシュメモリ
のブロックのみが更新され，主記憶の内容が一致しない
状態（変更済の状態）がある。そして，キャッシュメモ
リはミスヒットによりブロックを補充する時，ブロック
に空きがないとブロックの１つ（通常，最も古く書き換
えられたブロック）を選択し，内容をリプレースして補
充ブロックとする。その時，スワップ方式のキャッシュ
メモリ制御では，そのリプレースブロックの内容が主記
憶の内容と異なる場合はリプレースブロックの内容を主
記憶に書き戻し，その後に，アクセスするアドレスのデ
ータをライトし補充ブロックとして使用する。

【０００３】その間，キャッシュメモリへのアクセスは
抑止される。主記憶へのアクセスは動作時間が大きいの
で，キャッシュメモリにアクセス出来ない時間も大きく
なり，キャッシュメモリおよび中央処理装置の処理能率
を低下させていた。

【０００４】

【従来の技術】図３は従来のマルチプロセッサシステム
のキャッシュメモリ制御装置を示す。図において，７１
は主記憶，７２はＣＰＵモジュール(1) である。７３は
主記憶アクセス制御装置であって，キャッシュメモリ８
２へのアクセス制御を行うものである。７４は中央処理
装置であって，ＣＰＵモジュールにより主記憶７１への
アクセスを行うものである。

【０００５】主記憶アクセス制御装置７３において，８
０は主記憶制御部であって，主記憶７１のリード制御も
しくはライト制御を行うものである。８１はアドレスバ
ッファであって，中央処理装置７４から主記憶７１へア
クセスするアドレスを格納するものである。（Ａ）は上
位アドレス，（Ｂ）は下位アドレスである。８２はキャ
ッシュメモリである。８３はタグメモリであって，タグ
情報（主記憶のブロックについての情報）を格納するも
のである。下位アドレスをタグメモリの番地とし，上位
アドレスをデータとして保持する。８４はバッファメモ
リであって，タグメモリのブロックに対応して主記憶７
１の内容をブロック単位に保持するものである。８５は
アドレスバッファ８１の上位アドレス（Ａ）とタグメモ
リ８３のタグ情報における上位アドレスを比較し，キャ
ッシュメモリ８２のヒットもしくはミスヒットを判定す
るものである。８６はリプレース制御回路であって，ミ
スヒットにおけるリプレース制御信号をタグメモリ８３
とバッファメモリ８４に出力するものである。

【０００６】８８は，ＣＰＵモジュール (n)であって，
ｎ番目のＣＰＵモジュールである（構成はＣＰＵモジュ
ール(1) に同じである）。８９は主記憶とＣＰＵモジュ
ール(1) 〜 (n)とを結ぶメモリバスである。

【０００７】図の構成によるスワップ方式のキャッシュ
メモリ制御装置を説明する。リードの場合。中央処理装置７４はリードするアドレスをアドレスバッ
ファ８１に転送する。

【０００８】比較回路８５はアドレスバッファ８１の上
位アドレス（Ａ）とタグメモリ８３の下位アドレス
（Ｂ）の番地のタグ情報（上位アドレス）を比較し，リ
ードすべきアドレスのデータがキャッシュメモリ８２に
格納されているかを判定する。

【０００９】キャッシュメモリ８２に該当するブロック
があれば（ヒット），中央処理装置７４はキャッシュメ
モリ８２からリードする。該当するブロックがなければ
（ミスヒット），主記憶７１からキャッシュメモリ８２
にリードし，中央処理装置７４にリードする。

【００１０】この時，キャッシュメモリ８２に空きブロ
ックがないと，キャッシュメモリ８２において最も古い
ブロック（最も古くデータを格納したブロック）を認識
する。そして，そのブロックのデータが主記憶の内容と
異なっている時は，そのブロックの内容を主記憶７１に
書き戻し（スワップアウト），そのブロックに主記憶７
１のリードすべきアドレスのデータをリード（バッファ
メモリ８４にリードする）し，そこから中央処理装置７
４にリードする。また，リプレースするキャッシュメモ
リ８２のブロックのデータと主記憶７１のデータが一致
している場合には，そのブロックに主記憶７１のリード
すべきアドレスのデータをリード（元のデータに上書き
する）し，中央処理装置７４にリードする。

【００１１】ライトの場合。キャッシュメモリ８２に該当ブロックがあれば（ヒッ
ト）そこにライトする。該当ブロックが無ければ（ミス
ヒット），主記憶７１からデータをリードし，そこにラ
イトする。

【００１２】この時，キャッシュメモリ８２に空きブロ
ックが無いと，最も古いブロックを認識する。そして，
そのブロックの内容が主記憶の内容と異なっている時
は，その内容を主記憶７１に書き戻し（スワップアウ
ト）し，主記憶７１のライトすべきアドレスのデータを
そのブロックにリードし，そこにライトすべきデータを
上書きする。

【００１３】このようなキャッシュメモリを備えたプロ
セッサのマルチプロセッサシステムにおけるスワップ方
式のキャッシュメモリ制御では複数個のキャッシュメモ
リ間の矛盾がないように制御する必要がある。そのため
に，通常はメモリブロック毎に状態情報を付加し制御す
るようにしている。

【００１４】状態情報を付加する制御方法の１例を説明
する。次の４種類の状態を定める。 (1) Ｐ（Ｐｒｉｖａｔｅｃｌｅａｎ）（専有未変
更）。

【００１５】キャッシュメモリ間にコピーが無くて（唯
一１個のキャッシュメモリにのみ格納されている），主
記憶と同じ内容である。 (2) Ｄ（ＰｒｉｖａｔｅＤｉｒｔｙ）（専有変更
済）。

【００１６】キャッシュメモリ間にコピーが無くて（唯
一１個のキャッシュメモリにのみ格納されている），主
記憶と異なる内容である。 (3) Ｓ（Ｓｈａｒｅｄｃｌｅａｎ）（共有未変
更）。

【００１７】キャッシュメモリ間にコピーがあり，主記
憶と同じ内容である。 (4) Ｉ（Ｉｎｖａｌｉｄ）（無効）。無効ブロックである（例えば，複数キャッシュメモリ間
にデータが保持されていた状態において，１つのキャッ
シュメモリが書き換えられたような場合，他のキャッシ
ュメモリのブロックを無効ブロックとする。あるいは，
内容の無いブロック（空きのブロック）を無効ブロック
とする）。

【００１８】各状態での動作は以下の通りである。 (1) Ｐ（専有未変更）リード：キャッシュメモリからリードされる。状態は不
変である。

【００１９】ライト：キャッシュメモリにのみライトす
る。状態はＤになる。 (2) Ｄ（専有変更済）。リード：キャッシュメモリからリードされる。状態は不
変である。

【００２０】ライト：キャッシュメモリのみにライトす
る。状態は不変である。 (3) Ｓ（共有未変更）。リード：キャッシュメモリからリードされる。状態は不
変である。

【００２１】ライト：キャッシュメモリへライトすると
ともに，主記憶へもライトする。状態はＤとする（本来
なら，状態Ｐとすべきものであるが，状態をＤとす
る）。他のキャッシュメモリのブロックは無効化する。

【００２２】(4) Ｉ（無効）。リード：主記憶からキャッシュメモリにリードし，さら
に中央処理装置にリードする。状態はＳとする（本来は
状態Ｐとすべきものであるが，状態Ｓとする）。

【００２３】ライト：主記憶からキャッシュメモリにリ
ードし，その後，キャッシュメモリにライトし，主記憶
にもライトする。状態はＤとする（本来は，状態Ｐとす
べきものであるが，状態Ｄとする）。

【００２４】

【発明が解決しようとする課題】上記のようなスワップ
方式のキャッシュメモリ制御では，中央処理装置からの
主記憶アクセスがミスヒットし，リプレースするブロッ
クが変更済ブロック（状態Ｄ）の時には，リプレースブ
ロックのスワップアウトが終了するまでは補充するブロ
ック（リプレースブロック）へのリードおよびライトは
行えなかった。そのため，その間キャッシュメモリも使
用できないので，中央処理装置のリクエストを抑止しな
ければならなかった。

【００２５】本発明は，スワップアウトを必要とする場
合でも中央処理装置による主記憶へのアクセスが可能な
キャッシュメモリ制御装置を提供することを目的とす
る。

【００２６】

【課題を解決するための手段】本発明は，リプレースす
るブロックのタグメモリの内容を保持するバックアップ
タグメモリとバッファメモリの内容を保持するバックア
ップバッファメモリを設け，スワップアウトが必要な時
は，リプレースするブロックのタグメモリおよびバッフ
ァメモリの内容をそれぞれバックアップタグバッファ，
バックアップバッファメモリに移し，その後に，バック
アップバッファメモリの内容を主記憶にスワップアウト
するようにした。

【００２７】図１は本発明の基本構成を示す。図におい
て，１は主記憶，２はＣＰＵモジュール，３は主記憶ア
クセス制御装置，４は中央処理装置である。

【００２８】主記憶アクセス制御装置３において，１０
は主記憶制御部であって，主記憶１に対するリード制
御，ライト制御を行うものである。１１はアドレスバッ
ファであって，中央処理装置４からのアドレスを保持す
るものである。１２はバックアップアドレスバッファで
あって，ミスヒットした時アドレスバッファ１１のアド
レスを保持するものである。１４はタグメモリであっ
て，ブロックのタグ情報（例えば，下位アドレスの値の
番地に上位アドレスの値をデータとして持つ）と状態情
報を保持するものである。１５はバッファメモリであっ
て，ブロック単位にデータを保持するものである。１６
はバックアップタグバッファであって，ミスヒットの
時，リプレースするブロックのタグ情報を移して保持す
るものである。１７はバックアップバッファメモリであ
って，スワップアウトによりリプレースするブロックの
データを保持するものである。１８は比較回路であっ
て，アドレスバッファ１１のアドレスとタグメモリ１４
の番地のタグ情報（アドレス）を比較するものである。
１９は比較回路であって，アドレスバッファ１１のアド
レスとバックアップタグバッファ１６に保持されている
タグ情報を比較するものである。

【００２９】

【作用】図の構成の動作を説明する。中央処理装置４か
らの主記憶１へのアクセスがミスヒットした場合は，バ
ックアップアドレスバッファ１２にアドレスバッファ１
１の内容を移すとともに，バッファメモリ１５の選択さ
れた１つのブロックのタグ（リプレースするブロックで
あって，例えば最も古いブロックのタグ）の内容がセッ
トされる。

【００３０】ミスヒットによるブロックの補充のため選
択されたブロックをリプレースする時，そのブロックが
変更済ブロックでない場合（状態Ｄ以外の場合）はバッ
クアップアドレスバッファ１２とバックアップタグバッ
ファ１６は使用されない。ミスヒットによる補充ブロッ
ク（リプレースされるブロック）が変更済（状態Ｄ）の
時，バックアップアドレスバッファ１２，バックアップ
タグバッファ１６へデータを移すことに加えて，バッフ
ァメモリ１５のリプレースブロックのデータをバックア
ップバッファメモリ１７にセットする。

【００３１】そして，中央処理装置４からのミスヒット
アクセスがリードアクセスの時は，直ちにブロック補充
処理が行われる（主記憶１からリプレースブロックにデ
ータがリードされ，そこから，中央処理装置４にリード
される）。その後にバックアップバッファメモリ１７の
データが主記憶１に書き込まれる（スワップアウトす
る）。また，中央処理装置４からのミスヒットアクセス
がライト処理の場合には，上記のリプレース処理ととも
にリプレースしたブロックへライトされる（補充するブ
ロックにデータを上書きする）。その後に，バックアッ
プバッファメモリ１７の内容を主記憶にスワップアウト
する。

【００３２】スワップアウトが終了するまでの間に，中
央処理装置４からの主記憶１へのアクセスがある場合
は，リードミスヒット，ライトミスヒットいずれでも，
アドレスはタグメモリ１４のタグ情報およびバックアッ
プタグバッファ１６の内容と比較し，もし，バックアッ
プタグバッファ１６と一致した場合には，バックアップ
バッファメモリ１７のデータにより処理を行うようにす
る。その間に，アドレスバッファ１１には中央処理装置
４から主記憶１への次のアドレスがセットされるが，バ
ックアップアドレスバッファ１２のアドレスにより，リ
ード，ライト処理を行うことができる。

【００３３】以上のようにして，中央処理装置４からの
主記憶１へのアクセスがミスヒットし，リプレースブロ
ックの状態が変更済のためスワップアウトを必要とする
場合も，キャッシュメモリへのリード，ライトが待たさ
れることなく高速に処理することが可能になる。

【００３４】

【実施例】図２は本発明の実施例を示す。図は，ｎ台の
ＣＰＵモジュールがメモリバスにより主記憶に接続され
るマルチプロセッサシステムの構成を示す。

【００３５】図において，４１は主記憶，４２はＣＰＵ
モジュール(1) ，４３は主記憶アクセス制御装置，４４
は中央処理装置，５０は主記憶制御部，５１はアドレス
バッファ，５２はバックアップアドレスバッファ，５３
はキャッシュメモリ，５４はタグメモリであって，下位
アドレスをブロックの番地とし，上位アドレスをタグ情
報として持つものである。５５はタグメモリのブロック
に対応してデータを格納するバッファメモリ，５６はバ
ックアップタグバッファ，５７はバックアップバッファ
メモリ，５８，５９は比較回路，６０はリプレース制御
回路であって，リプレース制御信号をタグメモリ５４お
よびバッファメモリ５５に出力するものである。６１は
リクエスト制御回路であって，中央処理装置のリクエス
ト制御を行うものである。６２はＣＰＵモジュール
(n)，６３はメモリバスである。

【００３６】図の構成の動作を説明する。中央処理装置
４４はリクエスト制御回路６１からリクエスト抑止信号
が出力されていなければ，アドレスバッファ５１にアク
セスするアドレスをセットする。比較回路５８および比
較回路５９はセットされたアドレス（上位アドレス
（Ａ））とタグメモリ５４のアドレス下位の値の番地の
タグ情報（上位アドレス）およびバックアップタグバッ
ファ５６の情報を比較する。その結果，主記憶へのアク
セスがミスヒットした場合は，バックアップアドレスバ
ッファ５２にアドレスバッファ５１の内容を移すととも
に，タグメモリ５４のリプレースするブロックのタグ情
報がバックアップタグバッファ５６にセットされる。

【００３７】ミスヒットヒットによるブロックの補充の
ため選択されたブロック（例えば，最も古いブロック）
をリプレースする時，そのブロックが変更済ブロックで
ない場合（状態Ｄ以外の場合）はバックアップアドレス
バッファ５２とバックアップタグバッファ５６は使用さ
れない。

【００３８】ミスヒットによるブロック補充時の対象ブ
ロック（リプレースされるブロック）が変更済（状態
Ｄ）の時，上記のバックアップアドレスバッファ５２，
バックアップタグバッファ５６へデータを移すことに加
えて，バッファメモリ５５のリプレースするブロックの
データがバックアップバッファメモリ５７にセットされ
る。

【００３９】そして，中央処理装置４４からのミスヒッ
トアクセスがリードアクセスの時は，直ちにブロック補
充処理が行われる（主記憶４１からリプレースするブロ
ックにリードされ，そこから，中央処理装置４４にリー
ドされる）。その後に，バックアップバッファメモリ５
７のデータが主記憶４１に書き込まれる（スワップアウ
トされる）。また，中央処理装置４４からのミスヒット
アクセスがライト処理の場合には，ブロック補充ととも
にライト処理が行われる（補充したブロックにデータを
書き込む）。その後に，バックアップバッファメモリ５
７の内容を主記憶４１にスワップアウトする。

【００４０】スワップアウトが終了するまでの間に，中
央処理装置４４からの主記憶４１へのアクセスがある場
合は，リードミスヒット，ライトミスヒットいずれで
も，中央処理装置４４からのアドレスとタグメモリ５４
のタグ情報およびバックアップタグバッファ５６の内容
がそれぞれ比較回路５８および比較回路５９で比較され
る。そして，バックアップタグバッファ５６と一致した
場合にはバックアップバッファメモリ５７に対してリー
ドもしくはライト処理が行われる。いずれにもミスヒッ
トの場合には，リクエスト制御回路６１から中央処理装
置４４に対してリクエスト抑止信号が出力され，スワッ
プアウトが終了するまでは新たなリクエストを抑止す
る。

【００４１】

【発明の効果】本発明によれば，中央処理装置からの主
記憶へのアクセスがミスヒットした場合に変更済ブロッ
ク（状態Ｄのブロック）をリプレースする時，リプレー
スブロックのデータのスワップアウトより先に対象アド
レスに対するリードもしくはライトができる。そのた
め，中央処理装置が抑止される時間が短縮されるので，
キャッシュメモリの動作効率および中央処理装置の動作
効率を大幅に向上させることができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の実施例を示す図である。

【図３】従来のキャッシュメモリ制御装置を示す図であ
る。

【符号の説明】

１：主記憶２：ＣＰＵモジュール３：主記憶アクセス制御装置４：中央処理装置１０：主記憶制御部１１：アドレスバッファ１２：バックアップアドレスバッファ１３：キャッシュメモリ１４：タグメモリ１５：バッファメモリ１６：バックアップタグメモリ１７：バックアップバッファメモリ１８：比較回路１９：比較回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者山口達也神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者小田原孝一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者野中巧神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者星健二神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者金谷英治神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】中央処理装置(4) と主記憶(1) とキャッ
シュメモリ(13)とを備えたシステムにおけるキャッシュ
メモリ制御装置において，ＣＰＵモジュール(2) は，主
記憶アクセス制御装置(3) と中央処理装置(4) よりな
り，該主記憶アクセス制御装置(3) は，キャッシュメモ
リ(13)を備えて，キャッシュメモリメモリ(13)の内容と
主記憶(1) の内容が一致しない変更済ブロックに対し
て，該ブロックの内容を変更する時は，該ブロックの内
容を読み出して主記憶(1) に書き込むスワップアウト処
理を行うものであって，該主記憶アクセス制御装置(3)
は，ブロックのアドレスを格納するタグメモリ(14)と，
ブロック単位にデータを格納するバッファメモリ(15)を
有するキャッシュメモリ(13)と，中央処理装置(4) と，
中央処理装置(4) が主記憶(1) をアクセスするアドレス
を保持するアドレスバッファ(11)と，ミスヒットの時リ
プレースするブロックのタグ情報を保持するバックアッ
プタグバッファ(16)とスワップアウトする時リプレース
するブロックのデータを保持するバックアップバッファ
メモリ(17)とを備え，主記憶(1) と内容の異なるデータ
を格納するブロックをリプレースする場合，該ブロック
のタグ情報をバックアップタグバッファ(16)にセット
し，リプレースするブロックのデータをバックアップバ
ッファメモリ(17)にセットし，該バックアップバッファ
メモリ(17)にセットされたデータを主記憶(1) にスワッ
プアウトすることを特徴とするキャッシュメモリ制御装
置。
【請求項２】請求項１において，ミスヒットの時，ア
ドレスバッファ(11)のアドレスを保持するバックアップ
アドレスバッファ(12)を備え，スワップアウトにおい
て，スワップアウトに先き立って，バックアップアドレ
スバッファ(12)のアドレスによりブロックのリプレース
処理を行うことを特徴とするキャッシュメモリ制御装
置。
【請求項３】請求項１および２において，アドレスバ
ッファ(11)の内容とタグメモリ(14)の内容を比較する比
較回路と，アドレスバッファ(11)の内容とバックアップ
タグバッファ(16)の内容を比較する比較回路を備え，バ
ックアップバッファメモリ(17)の内容についてリードも
しくはライトすることを可能としたことを特徴とするキ
ャッシュメモリ制御装置。