JPH05342144A - マイクロコンピュータのバス制御回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】データバスの配線接続と周辺機器のマッピング
の自由度を高める。 【構成】バス制御回路は、データ転送用として機能する
上位ＣＰＵバス１１２及び下位ＣＰＵバス１１３、マイ
クロコンピュータ１０１から出力されるアクセス先のア
ドレス情報を転送するアドレスバス１１４、上位レジス
タ１０５及びレジスタ１０８，１０９を含むメモリ、周
辺機器等に接続され、データ転送用として機能する上位
データバス１１０、下位レジスタ１０４及びレジスタ１
０６，１０７を含むメモリ、周辺機器等に接続され、デ
ータ転送用として機能する下位データバス１１１、アド
レスバス１１４のアドレス情報を基に、前記メモリ及び
周辺機器等を含むアクセス先の対象が、上位データバス
１１０又は下位データバス１１１の何れに接続されてい
るかを検出する検出器１０２、並びに検出器１０２のバ
ス接続情報を基に、これらのデータバス相互間の接続切
替えを制御するバスセレクタ１０３を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
のバス制御回路に関し、特に中央処理装置（以下、ＣＰ
Ｕと称す）のデータバスと、周辺機能が接続されるバス
とに分割されたバス構成をとるマイクロコンピュータの
バス制御回路に関する。

【０００２】

【従来の技術】従来のマイクロコンピュータのバス制御
回路の例として、例えばμＰＤ７０３３０（Ｖ３５）な
どが挙げられる（ＮＥＣユーザーズ・マニュアル、Ｖ２
５、Ｖ３５）。以下、上記のＶ３５を例にとり、その動
作を説明する。図３は、ＣＰＵ２０１がＶ３５であるも
のとし、当該Ｖ３５の外部に、メモリおよび周辺機器を
接続した従来例のブロック図である。図３に示されるよ
うに、偶数番地に割り当てられた上位レジスタ２０４お
よびレジスタ２０６を含むメモリや周辺機器は、下位デ
ータバス２０２に接続され、また奇数番地に割り当てら
れた下位レジスタ２０５およびレジスタ２０７を含むメ
モリや周辺機器は、上位データバス２０３に接続され
る。以後データ転送命令実行時のデータの流れについて
詳しく説明する。

【０００３】まず始めに、８ビットデータ転送命令によ
り、偶数番地の８ビット幅のレジスタ２０６に対して書
き込みが実行された場合には、下位データバス２０２に
対してデータがＣＰＵ２０１より出力される。この時ア
ドレスバス２０８には、レジスタ２０６のアドレス情報
が出力されており、これによりレジスタ２０６のみが選
択され、下位データバス２０２上のデータがレジスタ２
０６に格納される。又、奇数番地の８ビット幅のレジス
タ２０７に対して、８ビットデータ転送命令で書き込み
が実行された場合には、上位データバス２０３を介し
て、８ビット幅のレジスタ２０７に当該データが格納さ
れる。

【０００４】次に１６ビットのデータ転送の場合を述べ
る。例えば、上位レジスタ２０４および下位レジスタ２
０５の連続したメモリに対して、１６ビットのデータ転
送命令で書き込みが実行された場合には、上位データバ
ス２０３に対しては、１６ビットデータの上位８ビット
データが出力され、下位データバス２０２に対しては、
１６ビットデータ下位８ビットデータが出力される。但
し、この場合には、アクセス先の下位アドレスは偶数番
地である。下位データバス２０２および上位データバス
２０３に出力されたデータは、上位データバス２０３か
ら下位レジスタ２０５のメモリに、下位データバス２０
２から上位レジスタ２０４のメモリにそれぞれ格納され
る。

【０００５】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータのバス制御方式においては、１６ビット
のデータバス幅を持つマイクロコンピュータに対してメ
モリや周辺機器を接続する場合には、下位のデータバス
には、偶数番地にマッピングされたメモリや周辺機器を
接続し、上位データバスには、奇数番地にマッピングさ
れたメモリや周辺機器を接続しなければならないという
制約がある。この様な制約のもとでは、８ビット幅の周
辺機器が接続されるバスは、８ビットで済ませたいとい
う場合には、通常偶数番地にマッピングすることにな
る。

【０００６】この事は、ＣＰＵの入出力命令のアドレス
フィールドが８ビットの場合、最大２５６個接続できる
にもかかわらず、極端な場合には、この半分の１２８個
しか接続できなくなるということを意味している。しか
しながら、近年周辺ハードウェアの量が増加しており、
上記の制約の下ではマッピングすることができなくなる
可能性があり、又、周辺機器を奇数番地にマッピングす
るときには、上位のデータバスに接続しなければならな
いので、データバス幅は１６ビットとなり面積が増すこ
とにつながるという欠点がある。また、半導体チップの
場合には、これにより占有面積の増加を招き、またプリ
ント基盤の場合には、基盤面積の増加となりコスト高と
なるという欠点がある。

【０００７】

【課題を解決するための手段】本発明のマイクロコンピ
ュータのバス制御回路は、マイクロコンピュータに接続
され、データ転送用として機能する第１の上位データバ
スならびに第１の下位データバスと、前記マイクロコン
ピュータより出力されるアクセス先のアドレス情報を転
送するアドレスバスと、所定の周辺機器等に接続され、
データ転送用として機能する第２の上位データバスなら
びに、第２の下位データバスと、前記アドレスバス上の
アドレス情報を基に、前記周辺機器等を含むアクセス先
の対象が、前記第２の上位データバスまたは第２の下位
データバスの何れのデータバスに接続されているかを検
出するバス接続情報検出手段と、前記第１の上位データ
バスならびに第１の下位データバスを含む第１のデータ
バス対と、前記第２の上位データバスならびに第２の下
位データバスを含む第２のデータバス対との間に配置さ
れ、前記バス接続情報検出手段より出力されるバス接続
情報を基に、これらの第１および第２のデータバス対相
互間のバス接続切替えの制御を行うバス選択切替手段
と、を少くとも備えて構成される。

【０００８】なお、前記バス接続情報検出手段は、ＰＬ
Ａ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａ
ｙ）により形成してもよい。

【０００９】

【実施例】次に本発明について図面を用いて説明する。
図１は、本発明の第１の実施例を示すブロック図であ
る。

【００１０】図１に示されるように、本実施例は、上位
データバス１１０、下位データバス１１１、ＣＰＵ上位
バス１１２、ＣＰＵ下位バス１１３およびアドレスバス
１１４に対応して、ＣＰＵ１０１と、検出器１０２と、
バスセレクタ１０３と、下位レジスタ１０４、上位レジ
スタ１０５、レジスタ１０６〜１０９を含むメモリおよ
び周辺機器とにより構成される。

【００１１】本実施例の動作説明に入る前に、構成要素
である検出器１０２とバスセレクタ１０３について説明
する。検出器１０２においては、下記の表１に示される
ように、アドレスバス１１４に出力されるアドレスに従
って、“１”および“０”を含む所定の値が出力され
る。例えば、アクセス先が０４Ｈの８ビットのレジスタ
１０８であれば、検出器１０２の出力としては“１”が
出力される。検出器１０２の出力は、対象となるレジス
タが、１６ビットのデータバスの上位あるいは下位のど
ちらかに接続されているかを表わしており、その出力が
“１”の場合には、対象となるレジスタが上位データバ
ス１１０に接続されていることを示している。また、バ
スセレクタ１０３は、検出器１０２の出力が“１”であ
る場合には、下位ＣＰＵバス１１３と上位データバス１
１０とを接続する機能を有している。

【００１２】

【表１】

【００１３】次に具体的に第１の実施例の動作について
説明する。まず、例えばアドレスが０３Ｈの８ビットの
レジスタ１０７に対して、８ビットのデータ転送命令
（ライト動作）が実行される場合を考える。ＣＰＵ１０
１からは、ＣＰＵ下位バス１１１に対して８ビットのラ
イトデータが出力される。一方アドレスバス１１４に
は、ＣＰＵ１０１からアクセス先のアドレス情報０３Ｈ
が出力され、８ビットのレジスタ１０７が選択される。
検出器１０２においては、このアドレス情報０３Ｈをも
とにして“０”が出力される（表１参照）。バスセレク
タ１０３においては、検出器１０２の出力“０”をうけ
て、ＣＰＵ下位バス１１３と下位データバス１１１とを
接続させる。これにより、最終的に、ＣＰＵ下位バス１
１３上のライトデータは、下位データバス１１１に伝達
され、目的の８ビットのレジスタ１０７に入力されて格
納される。

【００１４】同様に、８ビットのレジスタ１０８に対し
てアクセスを行う場合には、ＣＰＵ１０１よりアドレス
情報０４Ｈが出力され、レジスタ１０８が選択される。
アドレスバス１１４上のアドレス情報が０４Ｈであるか
ら、検出器１０２の出力は“１”となり（表１参照）、
下位ＣＰＵバス１１３と上位データバス１１０とが接続
される。従って、下位ＣＰＵバス１１３上のライトデー
タは、上位データバス１１０に伝達され、目的の８ビッ
トのレジスタ１０８に格納される。即ち、本実施例のよ
うに、あらかじめデータバスの上位、あるいは下位のど
ちらに接続するかが決められている場合には、検出器１
０２においては、通常の論理ゲートにより、容易にバス
接続機能が実現される。

【００１５】次に本発明の第２の実施例について説明す
る。本実施例は、周辺機能システム構成が未決定の場合
に対応して構成される実施例である。この場合には、ま
だ各周辺機能をどちらのデータバスに接続するか、ある
いはどういう周辺機器を入れるかが決まっていないた
め、検出器に所定の論理ゲートを使うことができない。
言い換えれば、検出器において記憶されている情報を任
意に設定できることが必要になる。その一実施例を図２
に示す。

【００１６】図２においては、上位レジスタ、下位レジ
スタおよびレジスタ等を含むメモリや周辺機器の接続
は、第１の実施例の場合と同様であるものとしたので省
略されている。本実施例の第１の実施例と異なる点は、
検出器を論理ゲートにより構成するのではなく、別の手
段を用いていることにある。すなわち、図２における検
出器１５２は、ここでは、ＰＬＡ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）が用いられている。

【００１７】検出器１５２をＰＬＡにすることによっ
て、記憶情報の設定が自由に行われる。ＰＬＡで構成さ
れた検出器１５２を用いた場合においても、その動作機
能は、第１の実施例の場合と同様である。例えば、８ビ
ットのデータ転送（ライト動作）を考えると、まずＣＰ
Ｕ１５１から８ビットデータがＣＰＵ下位バス１５８に
出力される。一方、アクセス先のメモリおよび周辺機器
のアドレスがＣＰＵ１５１よりアドレスバス１５４上に
出力されており、これを受けて、ＰＬＡで構成された検
出器１５２からは、当該アクセスの対象の周辺が、どち
らのデータバスに接続されているのかの情報が出力さ
れ、バスセレクタ１５３に入力される。バスセレクタ１
５３においては、その情報にともなって、上位データバ
ス１５５あるいは下位データバス１５６のいずれか一方
のデータバスに、ＣＰＵ上位バス１１２を接続させる。
これによりＣＰＵ上位バス１５８のライトデータは、目
的の周辺に入力されて格納される。尚、検出器１５２は
ＰＬＡでなくてもよく、ＲＡＭやＰＲＯＭによっても構
成することができる。

【００１８】

【発明の効果】以上説明したように、本発明は、データ
バスの上位あるいは下位のどちらにも自由に接続するこ
とが可能となり、配線の引き回しを任意に行うことがで
きるため、下位のデータバスあるいは上位のデータバス
のいずれか一方のみにより、ＣＰＵに周辺機能を接続す
ることができ、配線量を削減して、ＬＳＩチップ面積お
よびプリント基盤の面積を縮少することができるという
効果があり、また、これによりコストの低減につながる
という効果がある。

【図面の簡単な説明】

【図１】第１の実施例のブロック図。

【図２】第２の実施例のブロック図。

【図３】従来例のブロック図。

【符号の説明】

１０１，１５１，２０１ ＣＰＵ １０２，１５２ 検出器 １０３，１５３ バスセレクタ １０４，２０５ 下位レジスタ １０５，２０４ 上位レジスタ １０６〜１０９，２０６，２０７ レジスタ １１４，１５４，２０８ アドレスバス １１０，１５５，２０３ 上位データバス １１１，１５６，２０２ 下位データバス １１２，１５７ 上位ＣＰＵバス １１３，１５８ 下位ＣＰＵバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータに接続され、デー
   タ転送用として機能する第１の上位データバスならびに
   第１の下位データバスと、 前記マイクロコンピュータより出力されるアクセス先の
   アドレス情報を転送するアドレスバスと、 所定の周辺機器等に接続され、データ転送用として機能
   する第２の上位データバスならびに、第２の下位データ
   バスと、 前記アドレスバス上のアドレス情報を基に、前記周辺機
   器等を含むアクセス先の対象が、前記第２の上位データ
   バスまたは第２の下位データバスの何れのデータバスに
   接続されているかを検出するバス接続情報検出手段と、 前記第１の上位データバスならびに第１の下位データバ
   スを含む第１のデータバス対と、前記第２の上位データ
   バスならびに第２の下位データバスを含む第２のデータ
   バス対との間に配置され、前記バス接続情報検出手段よ
   り出力されるバス接続情報を基に、これらの第１および
   第２のデータバス対相互間のバス接続切替えの制御を行
   うバス選択切替手段と、 を少くとも備えることを特徴とするマイクロコンピュー
   タのバス制御回路。
2. 【請求項２】 前記バス接続情報検出手段が、ＰＬＡ
   （Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａ
   ｙ）により形成される請求項１記載のマイクロコンピュ
   ータのバス制御回路。