JPH05342172A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 ブロードキャスト通信と隣接並列通信の２種
類の通信モードを効率良く実行できる。 【構成】 マルチプロセッサシステムにおいて、偶数個
のスリーステイトバッファと、このスリーステイトバッ
ファをリング状に接続する複数の第１のバスと、隣接す
る各々のスリーステイトバッファ間の前記バスにワイヤ
ードオアで接続した複数の第２のバスと、夫々前記第２
のバスを介して前記第１のバスとデータの交換を行う複
数のプロセッサと、ブロードキャスト通信又はシフト通
信のいずれかに従って選択的に前記プロセッサと前記ス
リーステイトバッファを制御して前記データ交換を行う
ホストコンピュータとを具備した構成となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチプロセッサシステ
ムにおけるプロセッサ間通信に関するもので、特にバス
接続によるブロードキャスト通信とリング接続による隣
接プロセッサ間での並列シフト通信の２種類のモードを
持つものに使用されるマルチプロセッサシステムに関す
る。

【０００２】

【従来の技術】従来のマルチプロセッサシステムには、
バス接続型（図４）やリング接続型（図５）がある。バ
ス接続型の場合、１つの送信プロセッサからその他の受
信プロセッサへデータを転送するブロードキャスト通信
を、１サイクルで行ない得る。

【０００３】

【発明が解決しようとする課題】しかし、上記従来のマ
ルチプロセッサシステムにおいては、シストリックアレ
イのように隣接するプロセッサ間で通信データを並列に
シフトする場合は、送受信プロセッサ１組ごとにバスを
時分割して使用せねばならず効率が悪い。一方、リング
接続型の場合は、隣接プロセッサ間のシフト通信（隣接
並列通信）は、１サイクルで可能で適している。しか
し、ブロードキャスト通信では、１つの送信プロセッサ
から最後の受信プロセッサへデータが転送されるまでに
（プロセッサ数−１）回のサイクルが必要となり、効率
が悪い。このため、ブロードキャスト通信と隣接並列通
信の２種類のモードを使うようなマルチプロセッサシス
テムを構成する場合、バス接続またはリング接続を選択
すると、いずれか一方の通信モードの効率が悪かった。

【０００４】本発明の目的は、前記問題に鑑み、ブロー
ドキャスト通信と隣接並列通信の２種類の通信モードを
効率良く実行できるマルチプロセッサシステム、およ
び、前記マルチプロセッサシステムを構成するのに適し
たプロセッサを提供することである。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、マルチプロセッサシステムにおい
て、偶数個のスリーステイトバッファと、このスリース
テイトバッファをリング状に接続する複数の第１のバス
と、隣接する各々のスリーステイトバッファ間の前記バ
スにワイヤードオアで接続した複数の第２のバスと、夫
々前記第２のバスを介して前記第１のバスとデータの交
換を行う複数のプロセッサと、ブロードキャスト通信又
はシフト通信のいずれかに従って選択的に前記プロセッ
サと前記スリーステイトバッファを制御して前記データ
交換を行うホストコンピュータとを具備したことであ
る。

【０００６】

【作用】上述の如き構成によれば、前記ホストコンピュ
ータは、前記プロセッサの夫々に内蔵されたゲート制御
機能を介して、前記スリーステイトバッファを制御する
様に構成されているので、ブロードキャスト通信と隣接
並列通信の２種類の通信モードを効率良く実行できるも
のである。

【０００７】

【実施例】本発明の実施例によるマルチプロセッサシス
テムを第１図に示す。図中３１１，３１２，３１３，３
１４，３１５，３１６はプロセッサ、３２１，３２２，
３２３，３２４，３２５，３２６はプロセッサの入出力
バス、３３１，３３２，３３３，３３４，３３５，３３
６はスリーステイトバッファ、３４１，３４２，３４
３，３４４，３４５，３４６はスリーステイトバッファ
間のバスである。３２ｎのプロセッサの入出力と３４ｎ
のスリーステイトバッファの出力は、ワイアードオアさ
れて次段のスリーステイトバッファへ入出力されてい
る。又、プロセッサの数は偶数である。

【０００８】システム全体の動作は、これらプロセッサ
及びバッファに制御線３６１，３６２を介して接続した
ホストコンピュータ３５によって制御される。このマル
チプロセッサシステムの動作を以下に説明する。

【０００９】初めにブロードキャスト通信の為の動作を
説明する。まず、送信を行なうプロセッサの前段のスリ
ーステイトバッファをオープンし、他のスリーステイト
バッファをクローズさせる。つぎに、送信プロセッサは
入出力から通信データを出力し、受信プロセッサは入出
力を入出力状態とする。すると、送信プロセッサの前段
のスリーステイトバッファはオープンしているので、送
信プロセッサの入出力がワイアードオアされているスリ
ーステイトバッファ間のバスは、送信プロセッサにより
通信データにドライブされる。また、送信プロセッサの
前段以外のスリーステイトバッファはクローズされてお
り、受信プロセッサの入出力は入力状態であるので、ス
リーステイトバッファ間のバスは、前段のスリーステイ
トバッファによって順次通信データにドライブされる。
これにより、受信プロセッサは通信データを取り込むこ
とができる。

【００１０】例えば、プロセッサ３１４が送信／他のプ
ロセッサが受信する場合、スリーステイトバッファ３３
４をオープン／他のスリーステイトバッファをクローズ
とし、送信プロセッサ３１４が通信データをスリーステ
イトバッファ間のバス３４４へ出力する。通信データは
クローズしているスリーステイトバッファ３３５，３３
６，３３１，３３２，３３３を経由して、スリーステイ
トバッファ間のバス３４５，３４６，３４１，３４２，
３４３へ達し、それぞれ受信プロセッサ３１５，３１
６，３１１，３１２，３１３へ入力される。スリーステ
イトバッファ３３４はオープンしているので、通信デー
タはそれ以上伝搬されず、ループバックによる発振は防
止される。各プロセッサ及びスリーステイトバッファの
動作の整合性はホストコンピュータによって管理されて
おり、例えば同時に２つ以上のプロセッサが出力状態に
なる様なことはない。

【００１１】即ち、ホストコンピュータは、１つのプロ
セッサが、他のプロセッサ等の状態を把持することな
く、通信モードの切り替えを行うことがないように各プ
ロセッサのモードの管理を行っている。モードの整合性
については、この様にホストコンピュータによる管理の
外に、後に応用例で述べる様にトークンを用いる方法が
ある。しかしホストコンピュータによる方法の場合は、
バッファ３３１，３３４をオープンとし、その外のバッ
ファをクローズすることによって、プロセッサ３３１か
らプロセッサ３１３へのデータ転送と、プロセッサ３１
４からプロセッサ３１６へのデータ転送を、同時に行う
ことも可能になる。

【００１２】次にシフト通信の為の動作を説明する。ま
ず、スリーステイトバッファを交互にオープン／クロー
ズする。さらに、前段のスリーステイトバッファがオー
プンしているプロセッサは入出力から通信データを出力
し、前段のスリーステイトバッファがクローズしている
プロセッサは入出力を入力状態とする。すると、送信プ
ロセッサの入出力がワイアードオアされているスリース
テイトバッファ間のバスは、送信プロセッサにより通信
データにドライブされ、受信プロセッサの入出力がワイ
アードオアされているスリーステイトバッファ間のバス
は、前段のスリーステイトバッファによって前段の送信
プロセッサの出力した通信データにドライブされる。こ
れにより、受信プロセッサは前段の送信プロセッサの出
力した通信データを取り込むことができる。つぎに、ス
リーステイトバッファのオープン／クローズを逆転さ
せ、プロセッサの送／受信も切替えると、前に送信を行
なったプロセッサは前段のプロセッサの出力する通信デ
ータを取り込むことができ、以上の２サイクルで１開の
シフト通信が行なわれる。ここでも各プロセッサ及び、
バッファの動作の整合性は、ホストコンピュータ３５に
よって保障され、正しく同期してシフト通信が実行され
る。

【００１３】例えば、まず、スリーステイトバッファ３
３１，３３３，３３５をオープン、３３２，３３４，３
３６をクローズさせ、プロセッサ３１１，３１３，３１
５を送信、３１２，３１４，３１６を受信とする。送信
プロセッサ３１１，３１３，３１５は、通信データをそ
れぞれスリーステイトバッファ間のバス３４１，３４
３，３４５へ出力する。通信データは、それぞれクロー
ズしているスリーステイトバッファ、３２，３３４，３
３６を経由して、スリーステイトバッファ間のバス３４
２，３３４，３４６へ達し、受信プロセッサ３１２，３
１４，３１６へ入力される。つぎに、スリーステイトバ
ッファ３３１，３３３，３３５をクローズ、３３２，３
３４，３３６をオープンさせ、プロセッサ３１１，３１
３，３１５を受信、３１２，３１４，３１６を送信とす
る。送信プロセッサ３１２，３１４，３１６は、通信デ
ータをそれぞれスリーステイトバッファ間のバス３４
２，３４４，３４６へ出力する。通信データは、それぞ
れクローズしているスリーステイトバッファ３３３，３
３５，３３１を経由して、スリーステイトバッファ３４
３，３４５，３４１へ達し、受信プロセッサ３３３，３
３５，３３１へ入力される。以上により、プロセッサ３
１１から３１２，３１２から３１３，３１３から３１
４，３１４から３１５，３１５から３１６，３１６から
３１１への通信が行なわれる。

【００１４】以上の実施例では、スリーステイトバッフ
ァの制御はホストコンピュータ３５によって行なわれて
いたが、制御線３６１を省略しプロセッサ３１１がバッ
ファ３３１を、プロセッサ３１２がバッファ３３２をと
いった様に夫々のプロセッサが対応するバッファを制御
する様にしても良い。

【００１５】この様なプロセッサの例を第２図に示す。
図中、４１，４２はプロセッサで、第１図の各プロセッ
サ３１１〜３１６に交互に配される。すなわち、例えば
プロセッサ３１１，３１３，３１５は４１のタイプを用
いプロセッサ３１２，３１４，３１６には４３のタイプ
を用いる。但し、これらのプロセッサを用いた場合、制
御線３６１は使用しない。４１１，４２１は通信機能を
除くプロセッサのコア部で通常のプロセッサ機能を持
つ。４１３１，４２３１は通信状態レジスタで、４１３
２，４２３２のブロードキャスト／シフト通信状態信号
および４１３３，４２３３のブロードキャスト通信送／
受信状態信号をゲート制御論理回路へ出力する制御線で
ある。４１２，４２１はプロセッサの入出力バスで、内
部スリーステイトバッファ４１２１，４２２１によって
入出力が切替えられる。前記内部スリーステイトバッフ
ァは、前記ゲート制御論理回路の出力でオープン／クロ
ーズされる。また、前記ゲート制御論理回路の出力は反
転して４１３，４２３の対応するスリーステイトバッフ
ァ（例えば第１図のバッファ３３１）のゲート制御信号
（正論理）として出力され、この信号はプロセッサの前
段のスリーステイトバッファを制御する。４１４，４２
４はホストコンピュータ３５より与えられるプロセッサ
への入出力制御入力で、すべてのプロセッサで共通とす
る。但し、プロセッサ４２では、インバータ４２５が設
けられている為、この制御入力は反転される。以下に、
これらのプロセッサ４１，４２を用いたマルチプロセッ
サシステムの動作を説明する。

【００１６】先ず、ブロードキャスト通信の場合を説明
する。送信を行なうプロセッサでは、４１３１または４
２３１の通信状態レジスタが、ブロードキャスト通信，
送信状態となり、４１３２または４２３２のブロードキ
ャスト／シフト通信状態信号は“Ｌ”レベル、４１３３
または４２３３のブロードキャスト通信送／受信状態信
号は“Ｌ”レベルとなる。よって、４１３４または４２
３４のゲート制御論理回路の出力は“Ｈ”レベルとな
り、４１２１または４２２１の内部スリーステイトバッ
ファはクローズ、４１３または４２３の外部スリーステ
イトバッファのゲート制御信号出力は“Ｌ”レベルとな
る。これにより、送信プロセッサの入出力は出力状態、
その前段のスリーステイトバッファはハイインピース状
態となる。

【００１７】受信を行なうブロードキャストでは、４１
３１および４２３１の通信状態レジスタが、ブロードキ
ャスト通信，受信状態となり、４１３２および４２３２
のブロードキャスト／シフト通信状態信号は“Ｌ”レベ
ル、４１３３および４２３３のブロードキャスト通信送
／受信状態信号は“Ｈ”レベルとなる。よって、４１３
４および４２３４のゲート制御論理回路の出力は“Ｌ”
レベルとなり、４１２１および４２２１の内部スリース
テイトバッファバッファはオーブン、４１３および４２
３の外部スリーステイトバッファのゲート制御信号出力
は“Ｈ”レベルとなる。これにより、受信プロセッサの
入出力は入力状態、その前段のスリーステイトバッファ
は転送状態となる。

【００１８】以上により、送信プロセッサから、すべて
の受信プロセッサへの通進路が確保される。

【００１９】次にシフト通信を説明する。すべてのプロ
セッサで４１３１または４２３１の通信状態レジスタ
が、シフト通信状態となり、４１３２および４２３２の
ブロードキャスト／シフト通信状態信号は“Ｈ”レベル
となる。

【００２０】４１４および４２４の各プロセッサへの入
出力制御入力が“Ｈ”レベルの時、４１３４のゲート制
御論理回路の出力は“Ｈ”レベル、４２３４のゲート制
御論理回路の出力は“Ｌ”レベルとなり、４１２１の内
部スリーステイトバッファはクローズ、４２２１の内部
スリーステイトバッファはオープン、４１３の外部スリ
ーステイトバッファのゲート制御信号出力は“Ｌ”レベ
ル、４２３の外部スリーステイトバッファのゲート制御
信号出力は“Ｈ”レベルとなる。よって、４１のプロセ
ッサの入出力は出力状態、４２のブロードキャストの入
出力は入力状態、４１のプロセッサの前段のスリーステ
イトバッファはハイインピース状態、４２のプロセッサ
の前段のスリーステイトバッファは転送状態となる。こ
れにより、リング上のすべての４１のプロセッサから、
その後段の４２のプロセッサへの通進路が同時に確保さ
れる。

【００２１】４１４および４２４の各プロセッサへの入
出力制御入力が“Ｌ”レベルの時、４１３４のゲート制
御論理回路の出力は“Ｌ”レベル、４２３４のゲート制
御論理回路の出力はをＨ”レベルとなり、４１２１の内
部スリーステイトバッファはオープン、４２２１の内部
スリーステイトバッファはクローズ、４１３の外部スリ
ーステイトバッファのゲート制御信号出力は“Ｈ”レベ
ル、４２３の外部スリーステートバッファのゲート制御
信号出力は“Ｌ”レベルとなる。よって、４１のプロセ
ッサの入出力は入力状態、４２のプロセッサの入出力は
出力状態、４１のプロセッサの前段のスリーステイトバ
ッファは転送状態、４２のプロセッサの前段のスリース
テイトバッファはハイインピース状態となる。これによ
り、すべての４２のプロセッサから、その後段の４１の
プロセッサへの通信路が同時に確保される。

【００２２】以上により、プロセッサへの入出力制御の
Ｈ／Ｌサイクルごとに、シフト通信のための１サイクル
分の通信路が確保される。

【００２３】以下に本発明によるマルチプロセッサシス
テムの応用例を示す。図３に本発明によるグラフックシ
ステムを示す。図３中、５１１，５１２，５１３，５１
４は本発明によるマルチチップ対応グラフィックスプロ
セッサで図形描画機能を持つ。５２１，５２２，５２
３，５２４はプロセッサ間通信用の入出力バスで、スリ
ーステイトバッファ５３１，５３２，５３３，５３４を
リング状に繋げたスリーステイトバッファ間のバス５４
１，５４２，５４３，５４４にワイヤードオアされて接
続されている。５５１，５５２，５５３，５５４はスリ
ーステイトバッファのゲート制御信号出力である。５６
１，５６２，５６３，５６４はフレームメモリでインタ
ーリーブバンク構成である。５７はＣＰＵバスで、各プ
ロセッサはこのバスを経由してホストシステムからのコ
マンドやデータを受けとる。５８１，５８２，５８３，
５８４はプロセッサへの入出力制御入力であり、シフト
通信の際の入出力が交互になるよう共通信号を一つ置き
に反転して入出力する。５９はＣＲＴである。

【００２４】本システムでは、ホストシステムからの図
形描画コマンドを１つのグラフィックスプロセッサが受
けとり、前処理を行なう。前処理を行なったグラフィッ
クスプロセッサは、結果のパラメータを他のグラフィッ
クスプロセッサへ送り、各グラフィックスプロセッサは
自分の接続されているフレームメモリのバンクに対し書
き込みを行なう。以上により、各バンクに並列に描画が
行なわれる。

【００２５】本システムでは、前処理を行なうグラフィ
ックスプロセッサは、複数有り得る。そこで、前処理の
送信を調停する必要があるが、これは１つの論理的な送
信権のトークンを授受することによって実現できる。例
えば、幾つかのプロセッサが前処理を完了した場合、送
信権トークンを持っているプロセッサがパラメータの送
信を行ない、送信およびそれに起因する処理が終了した
後、送信権トークンを次のプロセッサに転送する。送信
権トークンを持っていないプロセッサは、送信権トーク
ンが回ってくるまで送信を保留する。送信権トークンを
持っているが、前処理を完了していないプロセッサは、
速みやかに次のプロセッサに転送信権トークンを転送す
る。転送信権トークンの転送は、通常システムをブロー
ドキャスト通信状態にしておき、送信権トークンを持っ
ているプロセッサがブロードキャスト通信の送信プロセ
ッサになるように規定して、アドレス指定のブロードキ
ャスト通信で行なうことで実現できる。

【００２６】ところで、前処理により算出されたパラメ
ータは、すべてのバンクのグラフィックスプロセッサで
共通なものと、バンクのズレに応じて補正が必要なもの
がある。例えば、直線描画の場合、水平／垂直方向の変
位の比率やグローシェーディングでピクセルごとの輝度
値の変化量などはすべてのバンクで共通な情報であり、
最初に描画するビクセル位置やそこでの輝度値の絶対値
などはバンクごとに異なってくる情報である。

【００２７】ただし、後者の場合、バンクの水平位置に
対する線形な差であるものが大半であるため、隣接する
バンクの滋養法に定数を加算することで算出することが
できる。たとえば、グローシェーディングでは、ピクセ
ル値Ｉは、 Ｉ＝Ｉs ＋（ｄＩ／ｄＸ）×（Ｘ−Ｘs ） のように表される。ただし、Ｉs は開始ピクセルの輝度
値、ｄＩ／ｄＸはピクセルごとの輝度値の変化量、Ｘは
ピクセルの水平位置、Ｘs は開始ピクセルの水平位置で
ある。乗算はＤＤＡにより加算によって実現される。こ
れをバンクごとにＤＤＡで処理できるようにするには、
各プロセッサに以下のパラメータとして与えれば良い。

【００２８】 Ｉ＝（Ｉs ＋（ｄＩ／ｄＸ）×バンクのずれ） ＋（（ｄＩ／ｄＸ）×バンク数） ×（Ｘ−Ｘs ）
／バンク数） “（ｄＩ／ｄＸ）×バンク数”は、すべてのプロセッサ
で共通な値であり、“（Ｉs ＋（ｄＩ／ｄＸ）×バンク
のズレ）”はバンクのズレに応じて補正する値である。
ただし、後者は前段のプロセッサの値に“（ｄＩ／ｄ
Ｘ）”を加えることで求められる。

【００２９】そこで、本システムでは、前物をブロード
キャスト通信で、後者をシフト通信で伝達することによ
って、グラフィックスプロセッサ間の通信を行なう。こ
の際、本発明によるマルチプロセッサシステムに準拠す
ることによって、両方の通信モードを効率良く実行可能
となる。

【００３０】

【発明の効果】本発明の実施例で示したグラフィックシ
ステムでのプロセッサ間通信速度を見積る。

【００３１】・ブロードキャスト通信 論理的には、送信プロセッサからその他のすべての受信
プロセッサに対し１サイクルで通信可能である。タイミ
ング的には、（プロセッサ数−１）段のスリーステイト
バッファを通過するため、このゲート遅延分時間が掛か
る。ゲート遅延には、そのスリーステイトバッファをド
ライブするバスの負荷が関係するが、本発明によるマル
チプロセッサシステムでは、各スリーステイトバッファ
のドライブするバスには１つのプロセッサの入出力と次
段のスリーステイトバッファしか接続されないため、プ
ロセッサの数によらずバスの負荷は一定である。したが
って、スリーステイトバッファ１つ当りのゲート遅延を
Ｔd とすると、 Ｔ＝Ｔo ＋Ｔd ×（プロセッサ数−１）＋Ｔs の時間を要する。ただし、Ｔは挿通信サイクル、Ｔo は
送信プロセッサの出力ディレイ、Ｔs は受信プロセッサ
の入力セットアップ時間である。実際、スリーステイト
バッファにＴＴＬロジックなどを用いた場合、Ｔd ＝２
０ns程度であるため、実施例にあるような４プロセッサ
のシステムでは８０ns＋αで通信が可能である。

【００３２】これに対し、本発明によらず、隣接するプ
ロセッサで入出力を直結させてリング状に接続すると、
論理的に（プロセッサ数−１）サイクルが必要となる。
タイミング的には、直結されたプロセッサ間の通信なの
で高速だが、プロセッサの基本サイクル分は必要で、こ
れをＴc とすると、 Ｔ＝Ｔc ×（プロセッサ数−１） の時間を要する。ただし、Ｔは総通信サイクルである。
３３ＭＨz で動作するプロセッサの基本サイクルは、３
０nsであるので、４プロセッサのシステムでは２４０ns
掛かることになる。また、この場合、通信用の入出力は
分離されているため、プロセッサをＭＰＵ化する場合ピ
ン数が多くなる。

【００３３】・シフト通信 論理的には、すべてのプロセッサで送受信を行なうのに
２サイクルで可能である。タイミング的にも、１段のス
リーステイトバッファを通過するだけなので、高速であ
る。スリーステイトバッファ１つ当りのゲート遅延をＴ
d とすると、 Ｔ＝（Ｔo ＋Ｔd ＋Ｔs ）×２ となる。ただし、Ｔは総通信サイクル、Ｔo は送信プロ
セッサの出力ディレイ、Ｔs は受信プロセッサの入力セ
ットアップ時間である。Ｔd ＝２０ns程度であれば、プ
ロセッサ数によらず４０ｎｓ＋αで通信が可能である。

【００３４】これに対し、本発明によらず、すべてのプ
ロセッサを１本のバスに接続させると、論理的に、プロ
セッサ数分のサイクルが必要となる。また、タイミング
的にも、プロセッサ数が増えるとバスの負荷が大きくな
り、プロセッサの基本サイクル内で終了させることが困
難になる。１サイクル当たりに必要な時間をＴc とする
と、 Ｔ＝Ｔc ×プロセッサ数 の時間を要する。ただし、Ｔは総通信サイクルである。
Ｔc はプロセッサ数に依存するため、Ｔはプロセッサ数
の二乗のオーダーとなり、Ｔc ＝３０nsとして、４プロ
セッサのシステムであれば、１２０nsの時間が必要とな
る。

【図面の簡単な説明】

【図１】本発明を実施したマルチプロセッサシステム装
置を示す。

【図２】本発明によるシステムで用いられるプロセッサ
を示す。

【図３】本発明によるマルチプロセッサシステムの応用
例を示す。

【図４】従来のバス接続型マルチプロセッサシステムを
示す。

【図５】従来のリング接続型マルチプロセッサシステム
を示す。

【符号の説明】

１１１，１１２，１１３，１１４，１１５，１１６ プ
ロセッサ １２１，１２２，１２３，１２４，１２５，１２６ プ
ロセッサの入出力 １３ バス ２１１，２１２，２１３，２１４，２１５，２１６ プ
ロセッサ ２２１，２２２，２２３，２２４，２２５，２２６ プ
ロセッサの出力 ３１１，３１２，３１３，３１４，３１５，３１６ プ
ロセッサ ３２１，３２２，３２３，３２４，３２５，３２６ プ
ロセッサの入出力 ３３１，３３２，３３３，３３４，３３５，３３６ ス
リーステイトバッファ ３４１，３４２，３４３，３４４，３４５，３４６ ス
リーステイトバッファ間のバス ４１，４２ プロセッサ ４１１，４２１ プロセッサコア ４１２，４２１ プロセッサの入出力 ４１２１，４２２１ 内部スリーステイトバッファ ４１３，４２３ 外部スリーステイトバッファのゲート
制御信号出力 ４１３１，４２３１ 通信状態レジスタ ４１３２，４２３２ ブロードキャスト／シフト通信状
態信号 ４１３３，４２３３ ブロードキャスト通信送／受信状
態信号 ４１３４，４２３４ ゲート制御論理回路 ４１４，４２４ プロセッサへの入出力制御入力 ５１１，５１２，５１３，５１４ 本発明によるマルチ
チップ対応グラフィックスプロセッサ ５２１，５２２，５２３，５２４ プロセッサ間通信用
の入出力 ５３１，５３２，５３３，５３４ スリーステイトバッ
ファ ５４１，５４２，５４３，５４４ スリーステイトバッ
ファ間のバス ５５１，５５２，５５３，５５４ スリーステイトバッ
ファのゲート制御信号出力 ５６１，５６２，５６３，５６４ フレームメモリ ５７ ＣＰＵバス ５８１，５８２，５８３，５８４ プロセッサへの入出
力制御入力 ５９ ＣＲＴ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 偶数個のスリーステイトバッファと、こ
   のスリーステイトバッファをリング状に接続する複数の
   第１のバスと、隣接する各々のスリーステイトバッファ
   間の前記バスにワイヤードオアで接続した複数の第２の
   バスと、夫々前記第２のバスを介して前記第１のバスと
   データの交換を行う複数のプロセッサと、ブロードキャ
   スト通信又はシフト通信のいずれかに従って選択的に前
   記プロセッサと前記スリーステイトバッファを制御して
   前記データ交換を行うホストコンピュータとから成るこ
   とを特徴とするマルチプロセッサシステム。
2. 【請求項２】 前記ホストコンピュータは、前記プロセ
   ッサの夫々に内蔵されたゲート制御機能を介して、前記
   スリーステイトバッファを制御することを特徴とする請
   求項１に記載のマルチプロセッサシステム。