JPH05343418A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05343418A JPH05343418A JP14938792A JP14938792A JPH05343418A JP H05343418 A JPH05343418 A JP H05343418A JP 14938792 A JP14938792 A JP 14938792A JP 14938792 A JP14938792 A JP 14938792A JP H05343418 A JPH05343418 A JP H05343418A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 244000228957 Ferula foetida Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置、中でもＬＤＤ構造の
ＮＭＯＳ−ＦＥＴの製造方法に関するもので、その製造
工程を削減することを目的とするものである。 【構成】 ゲート電極１３の側壁に不純物を含むサイド
ウォール１６を形成し、熱拡散によりその不純物を基板
１１に拡散させてｎ- 層１８を形成する（ｎ+ 層１７の
活性化とともに熱処理する）ようにしたものである。
ＮＭＯＳ−ＦＥＴの製造方法に関するもので、その製造
工程を削減することを目的とするものである。 【構成】 ゲート電極１３の側壁に不純物を含むサイド
ウォール１６を形成し、熱拡散によりその不純物を基板
１１に拡散させてｎ- 層１８を形成する（ｎ+ 層１７の
活性化とともに熱処理する）ようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、中でも
ＬＤＤ（Lightly Doped Drein)構造のＮＭＯＳ−ＦＥＴ
（Ｎ型ＭＯＳ電界効果型トランジスタ）の製造方法に関
するものである。
ＬＤＤ（Lightly Doped Drein)構造のＮＭＯＳ−ＦＥＴ
（Ｎ型ＭＯＳ電界効果型トランジスタ）の製造方法に関
するものである。
【０００２】
【従来の技術】図２は、従来のＮＭＯＳ−ＦＥＴのＬＤ
Ｄ構造の製造方法の一例を示したものである。
Ｄ構造の製造方法の一例を示したものである。
【０００３】この方法は詳しくはＩＥＤＭ ８３，（１
９８３）ＩＥＥＥ（米）ｐ．３９２−３９５に示されて
おり、まず、図２（Ａ）に示すように、半導体基板４上
に選択酸化法により、フィールド酸化膜１を形成し、そ
の上に、熱酸化により、ゲート酸化膜２を形成させる。
次に、ＬＰ−ＣＶＤ（減圧化学的気相成長）法，ホトリ
ソグラフィー（以下ホトリソと略す）技術により、ゲー
ト電極３（一般にポリシリコン）を形成させる。次に、
ゲート電極３をマスクとしてリンをイオン注入すること
により、シリコン基板４のソース・ドレイン形成領域の
全体にｎ- 層５を浅く形成する。その後、図２（Ｂ）に
示すように、ゲート電極３の側壁にＣＶＤ ＳｉＯ2 膜
からなるサイドウォール６をＲＩＥ（Reactive Ion Etc
hing) を用いて形成した後、そのサイドウォール６およ
び前記ゲート電極３をマスクとしてヒ素をイオン注入す
ることにより、前記ソース・ドレイン形成領域中、ゲー
ト電極３から離れた部分にｎ+ 層７を深く形成するもの
である。
９８３）ＩＥＥＥ（米）ｐ．３９２−３９５に示されて
おり、まず、図２（Ａ）に示すように、半導体基板４上
に選択酸化法により、フィールド酸化膜１を形成し、そ
の上に、熱酸化により、ゲート酸化膜２を形成させる。
次に、ＬＰ−ＣＶＤ（減圧化学的気相成長）法，ホトリ
ソグラフィー（以下ホトリソと略す）技術により、ゲー
ト電極３（一般にポリシリコン）を形成させる。次に、
ゲート電極３をマスクとしてリンをイオン注入すること
により、シリコン基板４のソース・ドレイン形成領域の
全体にｎ- 層５を浅く形成する。その後、図２（Ｂ）に
示すように、ゲート電極３の側壁にＣＶＤ ＳｉＯ2 膜
からなるサイドウォール６をＲＩＥ（Reactive Ion Etc
hing) を用いて形成した後、そのサイドウォール６およ
び前記ゲート電極３をマスクとしてヒ素をイオン注入す
ることにより、前記ソース・ドレイン形成領域中、ゲー
ト電極３から離れた部分にｎ+ 層７を深く形成するもの
である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、次のような問題点があった。
来の方法では、次のような問題点があった。
【０００５】まず、図２におけるｎ- 層５を形成する際
に、ホトリソを行い、ｎ- 層５を形成する領域のパター
ニング（レジスト塗布による）を行った後、ｎ- 層５を
形成するためのイオン注入を行う。その後、レジストを
除去し、ＣＶＤ−ＳｉＯ2 膜よりなるサイドウォール６
を形成する。サイドウォール６形成後、次のｎ+ イオン
注入のために、再びホトリソを行う。ｎ+ 層７を形成す
る領域のパターニングを行った後、ｎ+ 層７を形成する
ためのイオン注入を行い、ＬＤＤ構造が得られる。この
ように従来のＬＤＤを形成する方法は、ホトリソ、イオ
ン注入を２回ずつ行うといった方法であり、工程が複雑
化するといった問題があった。
に、ホトリソを行い、ｎ- 層５を形成する領域のパター
ニング（レジスト塗布による）を行った後、ｎ- 層５を
形成するためのイオン注入を行う。その後、レジストを
除去し、ＣＶＤ−ＳｉＯ2 膜よりなるサイドウォール６
を形成する。サイドウォール６形成後、次のｎ+ イオン
注入のために、再びホトリソを行う。ｎ+ 層７を形成す
る領域のパターニングを行った後、ｎ+ 層７を形成する
ためのイオン注入を行い、ＬＤＤ構造が得られる。この
ように従来のＬＤＤを形成する方法は、ホトリソ、イオ
ン注入を２回ずつ行うといった方法であり、工程が複雑
化するといった問題があった。
【０００６】この発明は、以上述べた、工程が複雑にな
るといった問題点を除去するため、サイドウォールから
の不純物熱拡散でｎ- 層を形成するようにして工程を簡
略化してＬＤＤ構造が製造できる方法を提供することを
目的とする。
るといった問題点を除去するため、サイドウォールから
の不純物熱拡散でｎ- 層を形成するようにして工程を簡
略化してＬＤＤ構造が製造できる方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】前記目的のためこの発明
は、前述のサイドウォール材料にリンを含むＣＶＤＳｉ
Ｏ2 膜を用い、そのサイドウォールからの不純物拡散に
よってｎ- 層を形成し、工程を簡略化してＬＤＤ構造が
得られるようにしたものである。
は、前述のサイドウォール材料にリンを含むＣＶＤＳｉ
Ｏ2 膜を用い、そのサイドウォールからの不純物拡散に
よってｎ- 層を形成し、工程を簡略化してＬＤＤ構造が
得られるようにしたものである。
【０００８】
【作用】前述したように、この発明の方法では、サイド
ウォールに含まれる不純物の熱拡散により、ＬＤＤ構造
のｎ- 層を形成するので、工程を簡略化してＬＤＤ構造
を得ることが可能となる。
ウォールに含まれる不純物の熱拡散により、ＬＤＤ構造
のｎ- 層を形成するので、工程を簡略化してＬＤＤ構造
を得ることが可能となる。
【０００９】
【実施例】図１は、この発明の一実施例を示す断面図で
ある。この図を参照して、以下、この発明の一実施例を
説明する。
ある。この図を参照して、以下、この発明の一実施例を
説明する。
【００１０】まず図１（Ａ）において、１１はシリコン
単結晶半導体基板（以下、基板と略称する。）であり、
この基板１１上に図示しないシリコン窒化膜を耐酸化マ
スクとして用いる通常の選択酸化法（ＬＯＣＯＳ法）に
より、従来同様フィールド酸化膜１２を形成し、アクテ
ィブ領域２１とフィールド領域２２を分離する。次に、
基板１１上に熱酸化法を用いてゲート酸化膜１４を形成
し、さらにその上を含む全面にポリシリコン膜１３を形
成する。次に、図１（Ｂ）に示すように、ホトリソグラ
フィー技術により、図示しないホトレジストをマスクと
して、ポリシリコン膜１３及び、ゲート酸化膜１４をエ
ッチングしゲート電極１３を形成する。次に、図１
（Ｃ）に示すように、熱酸化により５０Å程度のうすい
酸化膜１５を生成する。
単結晶半導体基板（以下、基板と略称する。）であり、
この基板１１上に図示しないシリコン窒化膜を耐酸化マ
スクとして用いる通常の選択酸化法（ＬＯＣＯＳ法）に
より、従来同様フィールド酸化膜１２を形成し、アクテ
ィブ領域２１とフィールド領域２２を分離する。次に、
基板１１上に熱酸化法を用いてゲート酸化膜１４を形成
し、さらにその上を含む全面にポリシリコン膜１３を形
成する。次に、図１（Ｂ）に示すように、ホトリソグラ
フィー技術により、図示しないホトレジストをマスクと
して、ポリシリコン膜１３及び、ゲート酸化膜１４をエ
ッチングしゲート電極１３を形成する。次に、図１
（Ｃ）に示すように、熱酸化により５０Å程度のうすい
酸化膜１５を生成する。
【００１１】このうすい酸化膜１５は、後述するｎ+ 層
１７を形成するためのイオン注入時に基板１１のダメー
ジを和げる効果があり、かつ、後述するサイドウォール
１６からの不純物拡散によりｎ- 層１８の濃度を生成膜
厚により制御できるものである。
１７を形成するためのイオン注入時に基板１１のダメー
ジを和げる効果があり、かつ、後述するサイドウォール
１６からの不純物拡散によりｎ- 層１８の濃度を生成膜
厚により制御できるものである。
【００１２】次に、図１（Ｄ）に示すように、ＣＶＤ法
により、リンを含むＳｉＯ2 膜を全面に生成させ、これ
をＲＩＥを用いて、ゲート電極１３の側壁にサイドウォ
ール１６を形成させる。
により、リンを含むＳｉＯ2 膜を全面に生成させ、これ
をＲＩＥを用いて、ゲート電極１３の側壁にサイドウォ
ール１６を形成させる。
【００１３】次に、図１（Ｅ）に示すように、ゲート電
極１３及びサイドウォール１６をマスクとして、ヒ素な
どの不純物を基板１１にイオン注入し、ソース・ドレイ
ンとなるｎ+ 層１７を形成する。そして、イオン注入し
た不純物を活性化させるために熱処理（アニール）を行
うのであるが、この際に、サイドウォール１６に含まれ
るリンがうすい酸化膜１５を通して基板１１に拡散して
いき、サイドウォール１６下にｎ- 層１８が形成される
（図１（Ｆ）参照）。
極１３及びサイドウォール１６をマスクとして、ヒ素な
どの不純物を基板１１にイオン注入し、ソース・ドレイ
ンとなるｎ+ 層１７を形成する。そして、イオン注入し
た不純物を活性化させるために熱処理（アニール）を行
うのであるが、この際に、サイドウォール１６に含まれ
るリンがうすい酸化膜１５を通して基板１１に拡散して
いき、サイドウォール１６下にｎ- 層１８が形成される
（図１（Ｆ）参照）。
【００１４】このようにして、ＬＤＤ構造のＮＭＯＳＦ
ＥＴが得られる。なお、この例はサイドウォール材料に
リンを含んだ不純物を用いてＮＭＯＳのＬＤＤ構造の製
造方法を示したが、サイドウォール材料にボロンを含ん
だ不純物を用いることにより、ＰＭＯＳのＬＤＤ構造の
製造に応用できることは言うまでもない。
ＥＴが得られる。なお、この例はサイドウォール材料に
リンを含んだ不純物を用いてＮＭＯＳのＬＤＤ構造の製
造方法を示したが、サイドウォール材料にボロンを含ん
だ不純物を用いることにより、ＰＭＯＳのＬＤＤ構造の
製造に応用できることは言うまでもない。
【００１５】
【発明の効果】以上、詳述したように、この発明の方法
では、サイドウォールに含まれる不純物の熱拡散によ
り、ＬＤＤ構造のｎ- 層を形成するようにしたので、工
程を簡略化してＬＤＤ構造を得ることが可能となる。具
体的には、従来技術では、ＬＤＤ構造を形成するために
は、ホトリソグラフィーとイオン注入工程が各２回必要
であったが、この発明の方法によって前記工程は各１回
ですみ、工程削減、ＴＡＴ改善などの効果が得られる。
では、サイドウォールに含まれる不純物の熱拡散によ
り、ＬＤＤ構造のｎ- 層を形成するようにしたので、工
程を簡略化してＬＤＤ構造を得ることが可能となる。具
体的には、従来技術では、ＬＤＤ構造を形成するために
は、ホトリソグラフィーとイオン注入工程が各２回必要
であったが、この発明の方法によって前記工程は各１回
ですみ、工程削減、ＴＡＴ改善などの効果が得られる。
【図１】本発明の実施例
【図２】従来例
１１ 基板 １３ ゲート電極 １５ 酸化膜 １６ サイドウォール １７ ｎ+ 層 １８ ｎ- 層
Claims (1)
- 【請求項１】 （ａ）半導体基板上に、トランジスタと
してのゲート電極を形成し、該ゲート電極を含む前記基
板上に酸化膜を形成する工程、 （ｂ）前記ゲート電極の側壁に、不純物を含むサイドウ
ォールを形成する工程、 （ｃ）前記ゲート電極とサイドウォールをマスクとし
て、前記基板に不純物を注入する工程、 （ｄ）前記注入された不純物を活性化させるとともに、
前記サイドウォールに含まれた不純物を熱拡散により前
記基板に拡散させるための熱処理を行なう工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14938792A JPH05343418A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14938792A JPH05343418A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343418A true JPH05343418A (ja) | 1993-12-24 |
Family
ID=15474017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14938792A Pending JPH05343418A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309137B1 (ko) * | 1995-12-04 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| JP2006508548A (ja) * | 2002-11-29 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 |
-
1992
- 1992-06-09 JP JP14938792A patent/JPH05343418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309137B1 (ko) * | 1995-12-04 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| JP2006508548A (ja) * | 2002-11-29 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 |
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