JPH05343541A - 半導体素子の構造 - Google Patents
半導体素子の構造Info
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- JPH05343541A JPH05343541A JP14938992A JP14938992A JPH05343541A JP H05343541 A JPH05343541 A JP H05343541A JP 14938992 A JP14938992 A JP 14938992A JP 14938992 A JP14938992 A JP 14938992A JP H05343541 A JPH05343541 A JP H05343541A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、多層構造を有する半導体素子にお
ける絶縁膜、特に中間絶縁膜にＯ3 −ＴＥＯＳ膜、層間
絶縁膜にＰＥ−ＴＥＯＳ膜を使用した構造に関するもの
で、この膜は低ストレスではあるが、膜中に含まれるＯ
Ｈ基による影響でトランジスタの寿命が劣化するという
問題点を解決することを目的とするものである。 【構成】 前記目的のため本発明は、中間絶縁膜（Ｏ3
−ＴＥＯＳ）５と層間絶縁膜（ＰＥ−ＴＥＯＳ）９との
間に耐湿性の層（例えばシリコン窒化膜）６を形成した
ものである。
ける絶縁膜、特に中間絶縁膜にＯ3 −ＴＥＯＳ膜、層間
絶縁膜にＰＥ−ＴＥＯＳ膜を使用した構造に関するもの
で、この膜は低ストレスではあるが、膜中に含まれるＯ
Ｈ基による影響でトランジスタの寿命が劣化するという
問題点を解決することを目的とするものである。 【構成】 前記目的のため本発明は、中間絶縁膜（Ｏ3
−ＴＥＯＳ）５と層間絶縁膜（ＰＥ−ＴＥＯＳ）９との
間に耐湿性の層（例えばシリコン窒化膜）６を形成した
ものである。
Description
【０００１】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体素子における、主に絶縁膜の構造に関するもの
である。
る半導体素子における、主に絶縁膜の構造に関するもの
である。
【０００２】
【従来の技術】図２は、従来の多層配線構造をもつ半導
体素子の一例の断面図である。
体素子の一例の断面図である。
【０００３】Ｓｉ基板２１上にフィールド酸化膜２２を
例えばＬＯＣＯＳ（選択酸化）法により形成する。その
後、トランジスタのゲート酸化膜２３，ゲート電極２４
等を形成し、その後、絶縁膜層２５を例えばＢＰＳＧ
（ボロン・リン・シリケートガラス）膜等で形成し、コ
ンタクトホール２６を開孔する。その後、ＣＶＤ（化学
的気相成長）法によりＷ（タングステン）をコンタクト
ホール２６に埋め込み、第１Ａｌ層２７を形成する。そ
の後、層間絶縁膜２８を形成し、スルーホール２９を開
孔し、第２Ａｌ層３０を形成する。層間絶縁膜２８はか
ってはＳＯＧ（スピン・オン・グラス）塗布液をプラズ
マ酸化膜ではさむＰＥ−ＳｉＯ／ＳＯＧ／ＰＥ−ＳｉＯ
積層構造であったが、デバイスの縮小化により最近では
低ストレスで段差被覆性が優れているＯ3 −ＴＥＯＳ
（テトラエキシトラン）／ＰＥ−ＴＥＯＳ積層構造によ
り形成するようになった。
例えばＬＯＣＯＳ（選択酸化）法により形成する。その
後、トランジスタのゲート酸化膜２３，ゲート電極２４
等を形成し、その後、絶縁膜層２５を例えばＢＰＳＧ
（ボロン・リン・シリケートガラス）膜等で形成し、コ
ンタクトホール２６を開孔する。その後、ＣＶＤ（化学
的気相成長）法によりＷ（タングステン）をコンタクト
ホール２６に埋め込み、第１Ａｌ層２７を形成する。そ
の後、層間絶縁膜２８を形成し、スルーホール２９を開
孔し、第２Ａｌ層３０を形成する。層間絶縁膜２８はか
ってはＳＯＧ（スピン・オン・グラス）塗布液をプラズ
マ酸化膜ではさむＰＥ−ＳｉＯ／ＳＯＧ／ＰＥ−ＳｉＯ
積層構造であったが、デバイスの縮小化により最近では
低ストレスで段差被覆性が優れているＯ3 −ＴＥＯＳ
（テトラエキシトラン）／ＰＥ−ＴＥＯＳ積層構造によ
り形成するようになった。
【０００４】
【発明が解決しようとする課題】以上述べたように、デ
バイスの縮小化により層間絶縁膜を従来のＰＥ−ＳｉＯ
／ＳＯＧ／ＰＥ−ＳｉＯ積層構造から最近はＯ3 −ＴＥ
ＯＳ／ＰＥ−ＴＥＯＳ積層構造により形成するようにな
った。しかしながら、図３に示すように、Ｏ3 −ＴＥＯ
Ｓ／ＰＥ−ＴＥＯＳは従来のＰＥ−ＳｉＯ／ＳＯＧ／Ｐ
Ｅ−ＳｉＯよりトランジスタの寿命の劣化が見られる。
この原因の１つとして、従来のＰＥ−ＳｉＯ膜とＰＥ−
ＴＥＯＳ膜の膜質の差が挙げられる。膜ストレス値はＰ
Ｅ−ＳｉＯ膜が１×１０9 dyne／cm2 であるのに対し、
ＰＥ−ＴＥＯＳ膜は３×１０8 dyne／cm2 と従来より低
ストレスな膜であり、第１Ａｌ層のストレスマイグレー
ションに対し非常に有効な膜である。しかしながら、膜
中のＳｉ−ＯＨ基の吸収係数はＰＥ−ＳｉＯ膜は１×１
０2 であるのに対しＰＥ−ＴＥＯＳ膜は、２×１０2と
従来より膜中に存在するＯＨ基が多い。このＯＨ基が、
その後の熱処理等により絶縁膜層を通り抜けトランジス
タ部近傍にトラップされ、トランジスタの寿命の劣化を
引き起こす一原因になっていると考えられる。
バイスの縮小化により層間絶縁膜を従来のＰＥ−ＳｉＯ
／ＳＯＧ／ＰＥ−ＳｉＯ積層構造から最近はＯ3 −ＴＥ
ＯＳ／ＰＥ−ＴＥＯＳ積層構造により形成するようにな
った。しかしながら、図３に示すように、Ｏ3 −ＴＥＯ
Ｓ／ＰＥ−ＴＥＯＳは従来のＰＥ−ＳｉＯ／ＳＯＧ／Ｐ
Ｅ−ＳｉＯよりトランジスタの寿命の劣化が見られる。
この原因の１つとして、従来のＰＥ−ＳｉＯ膜とＰＥ−
ＴＥＯＳ膜の膜質の差が挙げられる。膜ストレス値はＰ
Ｅ−ＳｉＯ膜が１×１０9 dyne／cm2 であるのに対し、
ＰＥ−ＴＥＯＳ膜は３×１０8 dyne／cm2 と従来より低
ストレスな膜であり、第１Ａｌ層のストレスマイグレー
ションに対し非常に有効な膜である。しかしながら、膜
中のＳｉ−ＯＨ基の吸収係数はＰＥ−ＳｉＯ膜は１×１
０2 であるのに対しＰＥ−ＴＥＯＳ膜は、２×１０2と
従来より膜中に存在するＯＨ基が多い。このＯＨ基が、
その後の熱処理等により絶縁膜層を通り抜けトランジス
タ部近傍にトラップされ、トランジスタの寿命の劣化を
引き起こす一原因になっていると考えられる。
【０００５】この発明は以上述べた、低ストレスの膜を
層間絶縁膜層に用いた場合のトランジスタの劣化の問題
点を除去するため、中間絶縁膜層と層間絶縁膜の間に耐
湿性の優れた層を間に狭み層間絶縁膜層からのＯＨ基を
トランジスタ部にトラップさせるのを防ぎ、トランジス
タ寿命の優れた素子を提供することを目的とする。
層間絶縁膜層に用いた場合のトランジスタの劣化の問題
点を除去するため、中間絶縁膜層と層間絶縁膜の間に耐
湿性の優れた層を間に狭み層間絶縁膜層からのＯＨ基を
トランジスタ部にトラップさせるのを防ぎ、トランジス
タ寿命の優れた素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は前記目的のた
め、外層配線構造をもつ半導体素子において、中間絶縁
膜層と層間絶縁膜層との間に耐湿性の優れた層（例えば
窒化シリコン膜）を設けたものである。
め、外層配線構造をもつ半導体素子において、中間絶縁
膜層と層間絶縁膜層との間に耐湿性の優れた層（例えば
窒化シリコン膜）を設けたものである。
【０００７】
【作用】前述のように本発明は、中間絶縁膜と層間絶縁
膜の間に耐湿の優れた層を狭んだ構造としたので、層間
絶縁膜中に含まれているＯＨ基やＨ基等が中間絶縁膜を
通り抜けるのを上記の層で止めてしまう。従って、トラ
ンジスタ近傍へのトラップがなくなり、ＰＥ−ＴＥＯＳ
膜のように低ストレスな膜を用いてもトランジスタの寿
命の劣化が起こらなくなることが期待できる。
膜の間に耐湿の優れた層を狭んだ構造としたので、層間
絶縁膜中に含まれているＯＨ基やＨ基等が中間絶縁膜を
通り抜けるのを上記の層で止めてしまう。従って、トラ
ンジスタ近傍へのトラップがなくなり、ＰＥ−ＴＥＯＳ
膜のように低ストレスな膜を用いてもトランジスタの寿
命の劣化が起こらなくなることが期待できる。
【０００８】
【実施例】図１に、この発明の実施例を示す多層配線構
造をもつ半導体素子の製造工程図を示す。
造をもつ半導体素子の製造工程図を示す。
【０００９】まず図１（ａ）に示す様に従来通り、Ｓｉ
基板１上にフィールド酸化膜２を例えばＬＯＣＯＳ法に
より形成し、トランジスタのゲート酸化膜３，ゲート電
極４を形成し、その後、中間絶縁膜５を例えばＢＰＳＧ
膜で形成する。
基板１上にフィールド酸化膜２を例えばＬＯＣＯＳ法に
より形成し、トランジスタのゲート酸化膜３，ゲート電
極４を形成し、その後、中間絶縁膜５を例えばＢＰＳＧ
膜で形成する。
【００１０】その後、図１（ｂ）に示す様に、前記中間
絶縁膜５上に耐湿性に優れた層６（後述）を形成する。
絶縁膜５上に耐湿性に優れた層６（後述）を形成する。
【００１１】その後、図１（ｃ）に示すように、耐湿性
６，中間絶縁膜５の所定箇所にコンタクトホール７を開
孔する。
６，中間絶縁膜５の所定箇所にコンタクトホール７を開
孔する。
【００１２】その後は図１（ｄ）に示すように従来通
り、ＣＶＤ法によりＷをコンタクトホール７に埋め込
み、第１Ａｌ層８を形成する。その後、層間絶縁膜９と
してＯ3−ＴＥＯＳ／ＰＥ−ＴＥＯＳ積層膜を形成し、
スルーホール１０を開孔後、第２Ａｌ層１１を形成す
る。
り、ＣＶＤ法によりＷをコンタクトホール７に埋め込
み、第１Ａｌ層８を形成する。その後、層間絶縁膜９と
してＯ3−ＴＥＯＳ／ＰＥ−ＴＥＯＳ積層膜を形成し、
スルーホール１０を開孔後、第２Ａｌ層１１を形成す
る。
【００１３】耐湿性の優れた層６としては、例えば、窒
化シリコン膜をＬＰ−ＣＶＤ法により形成する方法や、
中間絶縁膜５を形成後Ｎをインプランテーションにより
中間絶縁膜５の表面近傍に打ち込み、その後７００℃程
度の熱処理により表面を窒化させる方法などがある。窒
化シリコン膜や窒素を多く含む酸化膜は最終保護膜とし
て用いられている事でわかるように耐湿性に優れてお
り、層間絶縁膜中のＯＨ等が中間絶縁膜に達するのを止
める効果がある。
化シリコン膜をＬＰ−ＣＶＤ法により形成する方法や、
中間絶縁膜５を形成後Ｎをインプランテーションにより
中間絶縁膜５の表面近傍に打ち込み、その後７００℃程
度の熱処理により表面を窒化させる方法などがある。窒
化シリコン膜や窒素を多く含む酸化膜は最終保護膜とし
て用いられている事でわかるように耐湿性に優れてお
り、層間絶縁膜中のＯＨ等が中間絶縁膜に達するのを止
める効果がある。
【００１４】
【発明の効果】以上説明したようにこの発明によれば、
中間絶縁膜と層間絶縁膜の間に耐湿の優れた層を狭んだ
構造としたので、層間絶縁膜中に含まれているＯＨ基や
Ｈ基等が中間絶縁膜を通り抜けるのを上記の層で止めて
しまう。従って、トランジスタ近傍へのトラップがなく
なり、ＰＥ−ＴＥＯＳ膜のように低ストレスな膜を用い
てもトランジスタの寿命の劣化が起こらなくなることが
期待できる。
中間絶縁膜と層間絶縁膜の間に耐湿の優れた層を狭んだ
構造としたので、層間絶縁膜中に含まれているＯＨ基や
Ｈ基等が中間絶縁膜を通り抜けるのを上記の層で止めて
しまう。従って、トランジスタ近傍へのトラップがなく
なり、ＰＥ−ＴＥＯＳ膜のように低ストレスな膜を用い
てもトランジスタの寿命の劣化が起こらなくなることが
期待できる。
【図１】本発明の実施例
【図２】従来例
【図３】層間絶縁膜によるトランジスタ寿命説明図
１ 基板 ５ 中間絶縁膜 ６ 耐湿性層 ９ 層間絶縁膜
Claims (1)
- 【請求項１】 多層配線構造を有する半導体素子の構造
として、 中間絶縁膜としてのＯ3 −ＴＥＯＳ膜と層間絶縁膜とし
てのＰＥ−ＴＥＯＳ膜との間に、耐湿性の層を有するこ
とを特徴とする半導体素子の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14938992A JPH05343541A (ja) | 1992-06-09 | 1992-06-09 | 半導体素子の構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14938992A JPH05343541A (ja) | 1992-06-09 | 1992-06-09 | 半導体素子の構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343541A true JPH05343541A (ja) | 1993-12-24 |
Family
ID=15474061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14938992A Pending JPH05343541A (ja) | 1992-06-09 | 1992-06-09 | 半導体素子の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343541A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169021A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体装置及びその製造方法 |
| US5592024A (en) * | 1993-10-29 | 1997-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a wiring layer with a barrier layer |
| US6071784A (en) * | 1997-08-29 | 2000-06-06 | Advanced Micro Devices, Inc. | Annealing of silicon oxynitride and silicon nitride films to eliminate high temperature charge loss |
| CN103219235A (zh) * | 2013-04-03 | 2013-07-24 | 无锡华润上华科技有限公司 | 一种改善高压器件晶体管漏电的方法 |
-
1992
- 1992-06-09 JP JP14938992A patent/JPH05343541A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169021A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体装置及びその製造方法 |
| US5592024A (en) * | 1993-10-29 | 1997-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a wiring layer with a barrier layer |
| US6794286B2 (en) | 1993-10-29 | 2004-09-21 | Kabushiki Kaisha Toshiba | Process for fabricating a metal wiring and metal contact in a semicondutor device |
| US6071784A (en) * | 1997-08-29 | 2000-06-06 | Advanced Micro Devices, Inc. | Annealing of silicon oxynitride and silicon nitride films to eliminate high temperature charge loss |
| CN103219235A (zh) * | 2013-04-03 | 2013-07-24 | 无锡华润上华科技有限公司 | 一种改善高压器件晶体管漏电的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010918 |