JPH05343679A

JPH05343679A - 半導体装置及びその製造方法

Info

Publication number: JPH05343679A
Application number: JP4150682A
Authority: JP
Inventors: Daisuke Kunitomo; 大裕國友; Yoshihide Tada; ▲吉▼秀多田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1992-06-10
Filing date: 1992-06-10
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】微細化した半導体装置を製造する際に、良好
なトランジスタ特性を得ることができる半導体装置及び
その半導体装置の製造方法を提供することにある。【構成】Ｓｉ基板１０上に酸化膜３０を形成した後、
マスク用の線状パターンを形成する（Ｓ１）。異方性エ
ッチングにより凹部４０を形成し、突出部２０を形成す
る（Ｓ２）。次に、突出部２０間の溝の底部にドレイン
領域、ソース領域に注入された不純物と異なる導電型の
不純物を溝に対して垂直に注入し、逆導電型不純物層１
８を形成する（Ｓ４）。そして、ゲート電極３２を形成
後（Ｓ４〜Ｓ６）、斜めイオン注入により、突出部２０
の上部にのみイオン注入を行う（Ｓ７）。これにより、
この突出部２０内にトランジスタが形成される。従っ
て、不純物がイオン注入されるべき突出部２０の側壁に
よって一部反射され、この一部反射された不純物が、突
出部２０間に存在する基板表面付近に注入されたとして
も、この突出部２０間に存在する基板表面付近に寄生Ｍ
ＯＳトランジスタは生じない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。

【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、チャネル内における電界強度の増加に伴
いキャリアのエネルギーが増加し衝突電離により電子正
孔対が発生するホットキャリア効果が発生したり、さら
にチャネルの垂直方向の電界が大きくなりキャリアの移
動度が小さくなったり、隣接する素子との素子分離が十
分行えなくなる等の問題が発生する。従って、従来の半
導体装置では、そのゲート長をサブミクロン程度以下と
すると、十分な性能、信頼性を保持できないという問題
点があった。

【０００４】一方、これらの問題点を改善するものとし
て、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。

【０００５】しかし、この超薄膜トランジスタはその構
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ₂）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。

【０００６】一方、超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に極めて薄い突
出部を設け、この突出部内にソース、チャネル、ドレイ
ン領域を設ける縦型超薄膜トランジスタが提案されてい
る。そして、この縦型超薄膜トランジスタにおいては、
Ｓｉ基板に異方性エッチングによって突出部を形成し、
その後この突出部を窒化シリコンによって覆った状態で
フィールド酸化し、Ｓｉ基板と突出部をフィールド酸化
層によって分離している。このように、基板の一部を突
出部とするため、突出部をＳｉ単結晶として形成するこ
とができ、ＳＯＩ超薄膜トランジスタを実現できる。さ
らに、突出部内にトランジスタを形成するため、集積率
をさらに高くできるという効果がある。なお、このよう
な装置については、例えば特開平２−２６３４７３号公
報等に示されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタにおいては、上述のように、突
出部を耐酸化性の膜（例えば、Ｓｉ₃Ｎ₄）で覆って、
フィールド酸化を行う工程によって突出部の下方までフ
ィールド酸化層を形成し、チャネル部と基板の絶縁分離
を行う必要がある。従って、このフィールド酸化工程に
おいて、チャネル部における結晶性が損なわれるおそれ
があり、トランジスタの性能を十分なものとできないと
いう問題点があった。

【０００８】また、この縦型超薄膜トランジスタにおい
ては、チャネル部は、フィールド酸化膜によって他の部
分と完全に分離されている。従って、チャネル部におい
て衝突電離が生じた場合には、同極性の余剰キャリアが
ここに溜まることになり、電位がシフトして各種の弊害
が生じるという問題があった。

【０００９】さらに、フィールド酸化層は熱伝導度が低
いため、チャネル部における熱放散が十分に行えないと
いう問題があった。また、フィールド酸化によって得ら
れた酸化層はゲート酸化膜とはその性状が異なるため、
ここにおける残留応力が大きくなってしまうという問題
点があった。

【００１０】そこで、本願発明者らは、以下に示す特願
平４−１７１７６号及び特願平４−１７１７７号記載の
半導体装置及びその製造方法を提案している。その半導
体装置は、基板上に突起部が異方性エッチングによって
形成され、この突出部内にトランジスタが内蔵されてい
るものである。すなわち、この突起部のゲート電極にカ
バーされている中央部分をチャネル領域とし、その両側
をドレイン領域、ソース領域とする。そして、その製造
方法では、このドレイン領域、ソース領域を形成する
際、ゲート電極をマスクとして斜めイオン注入によって
不純物を注入し、ドレイン領域、ソース領域及びチャネ
ル領域の下方に、基板の組成がそのまま残る素子分離部
を形成している。

【００１１】従って、トランジスタの下方に酸化物絶縁
体層が不要となり、製造が簡単に行えるばかりでなく、
衝突電離によってチャネル領域の生じたキャリアを基板
に逃がすことができる。

【００１２】しかしながら、このような半導体装置にお
いて、ゲート電極をマスクとして斜めイオン注入をする
ことによってドレイン領域、ソース領域を形成する際
に、不純物がイオン注入されるべき突出部の側壁によっ
て一部反射される場合がある。そして、この場合には、
この一部反射された不純物が、突出部間に存在する基板
表面付近に注入されてしまう。このようなイオン注入が
行われると、突出部に形成された素子と隣設する突出部
内の素子との素子分離が十分でなくなるという問題があ
った。

【００１３】また、突出部間に存在する基板表面にイオ
ン注入が行われるため、ここにゲート電極が存在する
と、ここに、寄生ＭＯＳトランジスタが生じ、良好なト
ランジスタ特性が得られないという問題があった。

【００１４】本発明は、上記問題点を解決することを課
題としてなされたものであり、微細化した半導体装置を
製造する際に、良好なトランジスタ特性を得ることがで
きる半導体装置及びその半導体装置の製造方法を提供す
ることを目的とする。

【００１５】

【課題を解決するための手段】請求項（１）に係る半導
体装置は、板状の半導体基板部と、この半導体基板部上
に突出形成された複数個の素子形成部と、この素子形成
部に設けられ、第１導電型の不純物が注入された素子動
作領域と、素子形成部内の素子動作領域の下方に設けら
れ、上記半導体基板部と同一組成を有する素子分離部と
を有し、前記素子形成部間に存在する基板表面付近に第
２導電型の不純物が注入されていることを特徴とする。

【００１６】請求項（２）に係る半導体装置の製造方法
は、異方性エッチングにより半導体基板に複数の溝を形
成し、突出部を形成する突出部形成工程と、形成された
溝の底部に、前記突出部に形成される素子動作領域に注
入される第１導電型の不純物と異なる第２導電型の不純
物を注入する第１の不純物導入工程と、形成された突出
部の下部に第１及び第２導電型の不純物非注入領域を残
留させて、上部に第１導電型の不純物を注入して、素子
動作領域となる不純物注入領域を形成する第２の不純物
導入工程とを有することを特徴とする。

【００１７】

【作用】本発明に係る半導体装置は、素子形成部間に存
在する基板表面付近にドレイン領域、ソース領域に注入
された不純物と異なる導電型の不純物が注入されている
ので、斜めイオン注入をすることによってドレイン領
域、ソース領域を形成する際に、不純物がイオン注入さ
れるべき突出部の側壁によって一部反射され、この一部
反射された不純物が、突出部間に存在する基板表面付近
に注入されたとしても、この突出部間に存在する基板表
面付近に寄生ＭＯＳトランジスタが生じない。

【００１８】また、本発明に係る半導体装置の製造方法
は、斜めイオン注入をすることによってドレイン領域、
ソース領域を形成する不純物導入工程の前に、素子形成
部間に存在する基板表面付近、すなわち異方性エッチン
グにより半導体基板に形成された複数の溝に、ドレイン
領域、ソース領域に注入された不純物と異なる導電型の
不純物を注入するので、不純物がイオン注入されるべき
突出部の側壁によって一部反射され、この一部反射され
た不純物が、溝に注入されたとしても、ドレイン領域等
に注入される不純物とは異なる導電型の不純物の濃度の
方が濃いので電荷を中和して、その部分に寄生ＭＯＳト
ランジスタが生じない。

【００１９】

【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。

【００２０】図１は、上述のようにして製造された半導
体装置の構成を説明するための斜視図である。なお、こ
の図においては、複数ある突出部の１つだけを示してあ
る。ｐ型のＳｉ基板１０の上部には、突出部２０が形成
されている。そして、この突出部２０の両側には、ｎ⁺
型のドレイン領域２２、ｎ⁺型のソース領域２４が形成
されており、このドレイン領域２２、ソース領域２４に
挟まれた領域に基板１０と同じｐ型のチャネル領域２６
が形成されている。そして、これらドレイン領域２２、
ソース領域２４、チャネル領域２６はその下端が突出部
２０内に収まっており、突出部２０の下部には基板１０
の一部である素子分離部２８が形成されている。

【００２１】また、基板１０および突出部２０の表面は
すべてＳｉＯ₂で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。

【００２２】更に、突出部２０間に存在する基板１０の
表面付近には、逆導電型の不純物が注入された逆導電型
不純物層１８が形成されている。すなわち、ドレイン領
域２２、ソース領域２４をｎチャンネルとするときはｐ
⁺型の不純物、例えばボロン（Ｂ）等が、またはドレイ
ン領域２２、ソース領域２４をｐチャンネルとするとき
はｎ⁺型の不純物、リン（Ｐ）が注入された逆導電型不
純物層１８が突出部２０間に存在する基板１０の表面付
近に形成されている。

【００２３】このような半導体装置では、突出部２０内
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。

【００２４】特に、本実施例の装置によれば、突出部２
０の下部には、素子分離部２８が形成されており、かつ
突出部２０間の基板１０の表面にドレイン領域２２及び
ソース領域２４に注入された不純物と異なる導電型の不
純物を注入した逆導電型不純物層１８が形成されている
ので、隣接素子との素子分離をほぼ完全に行うことがで
きる。そして、この素子分離部２８は基板１０の一部で
ある。そこで、衝突電離によって発生する基板と同極性
の余剰キャリア（本例の場合、正孔）が基板１０に排出
されることになり、チャネル領域２６に溜まることがな
い。従って、余剰キャリアの蓄積に伴うキンク（Ｋｉｎ
ｋ）現象の発生がなく、また余剰の正孔による疑似短チ
ャネル効果の発生がない。また、消費電力により発生し
た熱が基板１０に容易に拡散するため、チャネル領域２
６の加熱を防止することができる。

【００２５】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。

【００２６】また、本発明に係る半導体装置の製造方法
について、図面に基づいて説明する。

【００２７】本実施例の半導体装置の製造方法につい
て、図２に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面上に、ＳｉＯ₂膜（またはＳｉＮ膜）に
よる線幅０．１μｍ程度の線状パターンを形成する（Ｓ
１）。この線状パターンの形成は、電子（ＥＢ）ビーム
描画露光装置および多層レジスト露光技術などを利用し
た超微細パターニング技術によって行う。そして、この
ＳｉＯ₂（またはＳｉＮ）線状パターンをマスクとし
て、ＲＩＥなどによって基板１０に異方性エッチングを
施し、所定の凹部４０を形成して突出部２０を形成する
（Ｓ２）。次に、ＳｉＯ₂パターンを除去することな
く、基板１０の全表面を熱酸化しＳｉＯ₂酸化膜３０を
形成する（Ｓ３）。次に、突出部２０間の溝の底部にド
レイン領域、ソース領域に注入された不純物と異なる導
電型の不純物（本実施例では、例えば、ｐ⁺型の不純
物、例えばボロン（Ｂ）を溝に対して垂直に注入し、逆
導電型不純物層１８が形成する（Ｓ４）。そして、全表
面にポリシリコン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ５）
後、通常のマスク、エッチング処理により、ゲート電極
３２を形成する（Ｓ６）。このゲート電極３２に形成
は、ＥＣＲエッチング装置や中性ラジカルビームエッチ
ングなどの高異方性、高選択性エッチング技術を利用す
る。

【００２８】このようにして、突出部２０の形成、この
表面へのゲート酸化膜を介するゲート電極３２の形成が
終了した場合には、イオン注入によりドレイン領域２
２、ソース領域２４を形成する（本実施例では、例えば
リンの注入によるｎ⁺領域の形成）。ここで、このイオ
ン注入は、不純物の照射方向をマスク、電圧印加などに
よって斜め方向のみに限定する斜入射イオン注入装置に
よって行う（Ｓ７）。

【００２９】その際、イオン注入される突出部２０の側
壁によって、一部不純物が反射され、突出部２０間の溝
の底部に注入されることがある。しかし、本実施例にお
いては、ｎ⁺型のイオン注入工程の前に、溝の底部にｐ
⁺型の逆導電型不純物層１８を形成している。このた
め、ｎ⁺型のイオンが反射されてもｐ⁺型の逆導電型不
純物層１８にて、電荷を中和することができ、溝の底部
にｎチャンネルが形成されず、寄生ＭＯＳトランジスタ
は生じない。なお、反射されるｎ⁺型の不純物濃度が、
逆導電型不純物層１８のｐ⁺型不純物濃度より薄い時
は、全工程終了後も基板１０にｐ⁺型の逆導電型不純物
層１８が残留するが、反射されるｎ⁺型の不純物濃度と
同程度もしくはそれ以上の濃度のｐ⁺型の逆導電型不純
物層１８を形成しておけば、製造された半導体装置にお
いては、逆導電型不純物層１８が残留しないが、溝の底
部にｎチャンネルが形成されず、寄生ＭＯＳトランジス
タは生じない。

【００３０】また、図３に示すように不純物の照射角度
αと凹部４０の幅ｗは、突出部２０の高さをｈとした場
合に、ｔａｎα＞ｗ／ｈの関係が保持されるように決定
する。従って、凹部４０の側壁がマスクとして機能し、
突出部２０の基板側に不純物が注入されないｐ基板と同
一組成の素子分離部２８が残留することになる。なお、
イオン注入工程の後には、加熱による熱拡散工程があ
り、この工程においてドレイン領域２２、ソース領域２
４が若干拡大する。そこで、このことも考慮して素子分
離部２８の大きさを決定しておく。

【００３１】このように、突出部２０の内部に素子分離
部２８によって、基板１０から素子分離されたＭＯＳト
ランジスタを形成することができる。なお、ＭＯＳトラ
ンジスタを実際に動作させるためには、ソース電極、ド
レイン電極、層間絶縁層、Ａｌ配線層、保護層などが必
要であるが、これらは一般的な方法で、この後形成さ
れ、これによって半導体装置が動作可能なものとされ
る。

【００３２】本実施例によれば、素子分離部２８を単に
基板１０をそのまま残留することによって形成してい
る。このため、ＳＯＩのように素子分離のための酸化層
をＭＯＳトランジスタと基板１０の間に形成する必要が
なく、その製造工程の簡略化を図ることができる。従っ
て、突出部２０を良質なＳｉ単結晶によって構成するこ
とができ、さらにフィールド酸化工程などの体積、構造
が大幅変化する過酷な条件の工程がないため、ゲート酸
化膜と、フィールド酸化膜との接点など大きな応力が残
留する部位の形成を防止することができる。

【００３３】図４は、本発明の方法によって製造された
半導体装置の他の実施例の構成図であり、多数の突出部
２０を所定間隔をおいて配列したものである。本実施例
によれば、突出部２０の幅Ｔchより有効チャネル幅Ｗを
大きくできるため、単位幅Ｌsp当りの有効チャネル幅Ｗ
（面積効率＝Ｗ／Ｌsp）を非常に高くすることができ
る。特に、この例では、Ｗ、Ｌspともほぼ０．１μｍと
でき、素子の集積度を飛躍的に上昇することができる。
そして、この例では、１つのゲート電極２６を各突出部
２０のトランジスタに共通としている。

【００３４】

【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、素子形成部間に存在する基板表面付近
にドレイン領域、ソース領域に注入された不純物と異な
る導電型の不純物が注入されているので、斜めイオン注
入をすることによってドレイン領域、ソース領域を形成
する際に、不純物がイオン注入されるべき突出部の側壁
によって一部反射され、この一部反射された不純物が、
突出部間に存在する基板表面付近に注入されたとして
も、この突出部間に存在する基板表面付近がチャネルと
ならない。

【００３５】また、トランジスタを縦型としたため、集
積度を高くでき、また基板と同一組成の素子分離部によ
って素子分離を行うため、製造が簡易に行えると共に、
チャネル内のキャリアの蓄積を防止することができる。

【００３６】一方、本発明に係る半導体装置の製造方法
は、斜めイオン注入をすることによってドレイン領域、
ソース領域を形成する不純物導入工程の前に、素子形成
部間に存在する基板表面付近、すなわち異方性エッチン
グにより半導体基板に形成された複数の溝に、ドレイン
領域、ソース領域に注入された不純物と異なる導電型の
不純物を注入するので、不純物がイオン注入されるべき
突出部の側壁によって一部反射され、この一部反射され
た不純物が、溝に注入されるたとしても、ドレイン領域
等に注入される不純物とは異なる導電型の不純物の濃度
の方が濃いので電荷を中和して、その部分に寄生ＭＯＳ
トランジスタは生じない。

【図面の簡単な説明】

【図１】半導体装置の構成を示す斜視図である。

【図２】半導体装置の製造工程の説明図である。

【図３】斜めイオン注入工程の説明図である。

【図４】装置の他の実施例の構成を示す斜視図である。

【符号の説明】

１０基板２０突出部２２ドレイン領域２４ソース領域２６チャネル領域３０酸化膜３２ゲート電極４０凹部

Claims

【特許請求の範囲】

【請求項１】板状の半導体基板部と、この半導体基板部上に突出形成された複数個の素子形成
部と、この素子形成部に設けられ、第１導電型の不純物が注入
された素子動作領域と、素子形成部内の素子動作領域の下方に設けられ、上記半
導体基板部と同一組成を有する素子分離部と、を有し、前記素子形成部間に存在する基板表面付近に第２導電型
の不純物が注入されていることを特徴とする半導体装
置。
【請求項２】異方性エッチングにより半導体基板に複
数の溝を形成し、突出部を形成する突出部形成工程と、形成された溝の底部に、前記突出部に形成される素子動
作領域に注入される第１導電型の不純物と異なる第２導
電型の不純物を注入する第１の不純物導入工程と、形
成された突出部の下部に第１及び第２導電型の不純物非
注入領域を残留させて、上部に第１導電型の不純物を注
入して、素子動作領域となる不純物注入領域を形成する
第２の不純物導入工程と、を有することを特徴とする半導体装置の製造方法。