JPH06302818A - 半導体装置 - Google Patents
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- JPH06302818A JPH06302818A JP5090220A JP9022093A JPH06302818A JP H06302818 A JPH06302818 A JP H06302818A JP 5090220 A JP5090220 A JP 5090220A JP 9022093 A JP9022093 A JP 9022093A JP H06302818 A JPH06302818 A JP H06302818A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 縦型超薄膜トランジスタにおいて、短チャネ
ル効果の影響を排除し、良好なトランジスタのスイッチ
ング特性が得られる半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側には、ドレイン領域２２、
ソース領域２４が形成されて、このドレイン領域２２、
ソース領域２４に挟まれた領域にチャネル領域２６が形
成されている。また、基板１０および突出部２０の表面
はすべてＳｉＯ2 で形成される酸化膜３０によって覆わ
れており、チャネル領域２６の表面にはゲート電極３２
が形成されている。また、突出部２０の下部には基板１
０の一部である素子分離部２８が形成されており、この
素子分離部２８がｐ+ 型の領域となっている。このた
め、チャネル領域２６の下方部の電位がそれより下方の
空乏層を介したドレイン電界の影響で他のチャネル部分
に比べ高くなることがないので、他のチャネル部に先駆
けてオンセットされることがない。
ル効果の影響を排除し、良好なトランジスタのスイッチ
ング特性が得られる半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側には、ドレイン領域２２、
ソース領域２４が形成されて、このドレイン領域２２、
ソース領域２４に挟まれた領域にチャネル領域２６が形
成されている。また、基板１０および突出部２０の表面
はすべてＳｉＯ2 で形成される酸化膜３０によって覆わ
れており、チャネル領域２６の表面にはゲート電極３２
が形成されている。また、突出部２０の下部には基板１
０の一部である素子分離部２８が形成されており、この
素子分離部２８がｐ+ 型の領域となっている。このた
め、チャネル領域２６の下方部の電位がそれより下方の
空乏層を介したドレイン電界の影響で他のチャネル部分
に比べ高くなることがないので、他のチャネル部に先駆
けてオンセットされることがない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置に関す
る。
トランジスタなどの素子を形成する半導体装置に関す
る。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、さらにチャネルの垂直方向の電界が大き
くなりキャリアの移動度が小さくなったり、隣接する素
子との素子分離が十分行えなくなる等の問題が発生す
る。従って、従来の半導体装置では、そのゲート長をサ
ブミクロン程度以下とすると、十分な性能、信頼性を保
持できないという問題点があった。
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、さらにチャネルの垂直方向の電界が大き
くなりキャリアの移動度が小さくなったり、隣接する素
子との素子分離が十分行えなくなる等の問題が発生す
る。従って、従来の半導体装置では、そのゲート長をサ
ブミクロン程度以下とすると、十分な性能、信頼性を保
持できないという問題点があった。
【０００４】そこで、これらの問題点を解決するため
に、本願発明者らは超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に突起部を設
け、その突出部内にソース、チャネル、ドレイン領域を
設ける縦型超薄膜トランジスタを特願平４−１７１７６
号で提案している。すなわち、この縦型超薄膜トランジ
スタは、Ｓｉ基板上に突起部を異方性エッチングによっ
て形成している。そして、絶縁体膜（いわゆる、ゲート
酸化膜）を介し配置されたゲート電極が、この突起部の
中央部分にカバーしており、ゲート電極の内側をチャネ
ル領域とし、その両側がドレイン領域、ソース領域とさ
れている。そして、ゲート電極の電位を変更することに
より、チャネル領域の状態を変化させ、ソース及びドレ
イン領域間の導通を制御できる。一方、ドレイン領域、
ソース領域及びチャネル領域の下方に、基板の組成がそ
のまま残る素子分離部を形成している。この素子分離部
は基板の一部である。そこで、衝突電離によって発生す
る基板と同極性の余剰キャリア（例えば、ソース・ドレ
イン領域がｎ+ 型領域の場合、正孔）が基板に排出され
ることになり、チャネル領域に溜まることがない。従っ
て、ＳＯＩ構造トランジスタに見られるような余剰キャ
リアの蓄積に伴うキンク（Ｋｉｎｋ）現象の発生がな
く、また余剰の正孔による疑似短チャネル効果の発生が
抑制される。また、消費電力により発生した熱が基板に
容易に拡散するため、ＳＯＩで問題となるチャネル領域
の加熱を防止することができる。
に、本願発明者らは超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に突起部を設
け、その突出部内にソース、チャネル、ドレイン領域を
設ける縦型超薄膜トランジスタを特願平４−１７１７６
号で提案している。すなわち、この縦型超薄膜トランジ
スタは、Ｓｉ基板上に突起部を異方性エッチングによっ
て形成している。そして、絶縁体膜（いわゆる、ゲート
酸化膜）を介し配置されたゲート電極が、この突起部の
中央部分にカバーしており、ゲート電極の内側をチャネ
ル領域とし、その両側がドレイン領域、ソース領域とさ
れている。そして、ゲート電極の電位を変更することに
より、チャネル領域の状態を変化させ、ソース及びドレ
イン領域間の導通を制御できる。一方、ドレイン領域、
ソース領域及びチャネル領域の下方に、基板の組成がそ
のまま残る素子分離部を形成している。この素子分離部
は基板の一部である。そこで、衝突電離によって発生す
る基板と同極性の余剰キャリア（例えば、ソース・ドレ
イン領域がｎ+ 型領域の場合、正孔）が基板に排出され
ることになり、チャネル領域に溜まることがない。従っ
て、ＳＯＩ構造トランジスタに見られるような余剰キャ
リアの蓄積に伴うキンク（Ｋｉｎｋ）現象の発生がな
く、また余剰の正孔による疑似短チャネル効果の発生が
抑制される。また、消費電力により発生した熱が基板に
容易に拡散するため、ＳＯＩで問題となるチャネル領域
の加熱を防止することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタにおいても、チャネル領域の下
方部では、短チャネル効果が発生してしまう。すなわ
ち、未だトランジスタがオンの状態になっていない状態
でソースまたはドレイン領域のどちらかに電圧を印加し
たときには、図４に示されるような不均衡な空乏層１４
が発生する。例えば、ドレイン領域２２に５Ｖを印加す
ると、ドレイン領域２２とその下のＳｉ基板側に形成さ
れた空乏層は、ソース領域２４とその下のＳｉ基板側に
形成された空乏層に比べ、大きな空乏層となる。チャネ
ル領域２６の下方部は、この大きな空乏層を介してドレ
イン領域２２からソース領域２４に複数の電気力線１６
が発生し、他のチャネル部分に比べ電位が高くなってし
まう。従って、この下方部は閾値電圧（Ｖth）が低くな
り、他のチャネル部分に先駆けてオンセットされてしま
い、トランジスタのスイッチング特性が悪化するという
問題点があった。
縦型超薄膜トランジスタにおいても、チャネル領域の下
方部では、短チャネル効果が発生してしまう。すなわ
ち、未だトランジスタがオンの状態になっていない状態
でソースまたはドレイン領域のどちらかに電圧を印加し
たときには、図４に示されるような不均衡な空乏層１４
が発生する。例えば、ドレイン領域２２に５Ｖを印加す
ると、ドレイン領域２２とその下のＳｉ基板側に形成さ
れた空乏層は、ソース領域２４とその下のＳｉ基板側に
形成された空乏層に比べ、大きな空乏層となる。チャネ
ル領域２６の下方部は、この大きな空乏層を介してドレ
イン領域２２からソース領域２４に複数の電気力線１６
が発生し、他のチャネル部分に比べ電位が高くなってし
まう。従って、この下方部は閾値電圧（Ｖth）が低くな
り、他のチャネル部分に先駆けてオンセットされてしま
い、トランジスタのスイッチング特性が悪化するという
問題点があった。
【０００６】また、ソースまたはドレイン領域のどちら
かに電圧を印加し、未だトランジスタがオンの状態にな
っていない時に、その電圧が印加された領域の下端とＳ
ｉ基板との界面付近からリーク電流が印加されていない
方の領域に流れてしまうという問題点があった。
かに電圧を印加し、未だトランジスタがオンの状態にな
っていない時に、その電圧が印加された領域の下端とＳ
ｉ基板との界面付近からリーク電流が印加されていない
方の領域に流れてしまうという問題点があった。
【０００７】本発明は、上記問題点を解決することを課
題としてなされたものであり、縦型超薄膜トランジスタ
において、短チャネル効果の影響を排除し、良好なトラ
ンジスタのスイッチング特性が得られる半導体装置を提
供することを目的とする。
題としてなされたものであり、縦型超薄膜トランジスタ
において、短チャネル効果の影響を排除し、良好なトラ
ンジスタのスイッチング特性が得られる半導体装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域とを設け、そのチャネル領域に絶
縁体膜を介して電界を印加するゲート電極を設けた電界
トランジスタを有する半導体装置であって、前記チャネ
ル領域の下方部は、その上部に比べ不純物濃度が濃いこ
とを特徴とする。
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域とを設け、そのチャネル領域に絶
縁体膜を介して電界を印加するゲート電極を設けた電界
トランジスタを有する半導体装置であって、前記チャネ
ル領域の下方部は、その上部に比べ不純物濃度が濃いこ
とを特徴とする。
【０００９】
【作用】本発明に係る半導体装置において、チャネル領
域の下方部の不純物濃度をその上部に比べ濃くする、ま
たはチャネル領域の下方部及びその付近の半導体基板の
不純物濃度をチャネル領域の中央部から上方の部分に比
べ濃くしたので、ドレイン領域に電圧を印加しても、ド
レイン領域とその下のＳｉ基板側に発生する空乏層の大
きさを小さく抑えることができ、チャネル領域下部の電
位への影響を抑制することができる。このため、チャネ
ル領域の下方部は、他のチャネル部分と同様の電位とな
り、チャネル領域の電界は一様になる。従って、この下
方部の閾値電圧（Ｖth）は高くなり、他のチャネル部分
に先駆けてオンセットすることがない。
域の下方部の不純物濃度をその上部に比べ濃くする、ま
たはチャネル領域の下方部及びその付近の半導体基板の
不純物濃度をチャネル領域の中央部から上方の部分に比
べ濃くしたので、ドレイン領域に電圧を印加しても、ド
レイン領域とその下のＳｉ基板側に発生する空乏層の大
きさを小さく抑えることができ、チャネル領域下部の電
位への影響を抑制することができる。このため、チャネ
ル領域の下方部は、他のチャネル部分と同様の電位とな
り、チャネル領域の電界は一様になる。従って、この下
方部の閾値電圧（Ｖth）は高くなり、他のチャネル部分
に先駆けてオンセットすることがない。
【００１０】また、ソースまたはドレイン領域のどちら
かに電圧を印加し、未だトランジスタがオンの状態にな
っていない時に、その電圧が印加された領域の下端とＳ
ｉ基板との界面付近からリーク電流が印加されていない
方の領域に流れることを抑制する。
かに電圧を印加し、未だトランジスタがオンの状態にな
っていない時に、その電圧が印加された領域の下端とＳ
ｉ基板との界面付近からリーク電流が印加されていない
方の領域に流れることを抑制する。
【００１１】
【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。
面に基づいて説明する。
【００１２】図１は、上述のようにして製造された半導
体装置の一実施例の構成を説明するための斜視図であ
る。
体装置の一実施例の構成を説明するための斜視図であ
る。
【００１３】ｐ型のＳｉ基板１０の上部には、突出部２
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
【００１４】本発明の特徴的なことは、この素子分離部
２８がｐ+ 型の領域となっていることである。このた
め、ドレイン領域２２、ソース領域２４のいずれかに電
圧が印加された場合にも、Ｓｉ基板１０とドレイン領域
２２またはソース領域２４との界面付近の空乏層を小さ
く抑えることができ、従ってドレイン電界のチャネル下
部の電位への影響を抑制することができるから電気力線
が発生することがない。従って、チャネル領域２６の下
方部の電位が他のチャネル部分に比べ高くなることがな
いので、他のチャネル部に先駆けてオンセットされるこ
とがない。
２８がｐ+ 型の領域となっていることである。このた
め、ドレイン領域２２、ソース領域２４のいずれかに電
圧が印加された場合にも、Ｓｉ基板１０とドレイン領域
２２またはソース領域２４との界面付近の空乏層を小さ
く抑えることができ、従ってドレイン電界のチャネル下
部の電位への影響を抑制することができるから電気力線
が発生することがない。従って、チャネル領域２６の下
方部の電位が他のチャネル部分に比べ高くなることがな
いので、他のチャネル部に先駆けてオンセットされるこ
とがない。
【００１５】また、基板１０および突出部２０の表面は
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
【００１６】このような半導体装置では、突出部２０内
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
【００１７】特に、本実施例の装置によれば、突出部２
０の上端部で酸化膜３０の下方に、所定の膜厚の酸化膜
３０が設けられている。従ってこのゲート酸化膜は、こ
の部分の膜厚が側壁膜厚より厚くなっている、このた
め、チャネル領域２６の上端部のチャネル部において、
その上端部のゲート電圧の影響が弱められ、このチャネ
ル部の閾値電圧が従来より高くなって、他の部分に先駆
けてオンセットされることがない。
０の上端部で酸化膜３０の下方に、所定の膜厚の酸化膜
３０が設けられている。従ってこのゲート酸化膜は、こ
の部分の膜厚が側壁膜厚より厚くなっている、このた
め、チャネル領域２６の上端部のチャネル部において、
その上端部のゲート電圧の影響が弱められ、このチャネ
ル部の閾値電圧が従来より高くなって、他の部分に先駆
けてオンセットされることがない。
【００１８】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電位を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電位を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
【００１９】また、本発明に係る半導体装置について、
他の実施例について図２にて説明する。構造は、先の実
施例とほぼ同一であるが、本実施例においては、ｐ+ 型
の領域が素子分離部２８のみならずその付近の基板１０
の途中に至るところまで形成されていることである。従
って、ドレイン領域２２、ソース領域２４のいずれかに
電圧が印加された場合にも、Ｓｉ基板１０とドレイン領
域２２またはソース領域２４との界面付近からの空乏層
の延びをさらに抑制できる。このため、チャネル領域２
６の下方部の電位が他のチャネル部分に比べ高くなるこ
とがないので、他のチャネル部に先駆けてオンセットさ
れることがない。
他の実施例について図２にて説明する。構造は、先の実
施例とほぼ同一であるが、本実施例においては、ｐ+ 型
の領域が素子分離部２８のみならずその付近の基板１０
の途中に至るところまで形成されていることである。従
って、ドレイン領域２２、ソース領域２４のいずれかに
電圧が印加された場合にも、Ｓｉ基板１０とドレイン領
域２２またはソース領域２４との界面付近からの空乏層
の延びをさらに抑制できる。このため、チャネル領域２
６の下方部の電位が他のチャネル部分に比べ高くなるこ
とがないので、他のチャネル部に先駆けてオンセットさ
れることがない。
【００２０】また、本発明に係る半導体装置の製造方法
について、図面に基づいて説明する。
について、図面に基づいて説明する。
【００２１】本実施例の半導体装置の製造方法につい
て、図３に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０に高エネルギーイオン注入によって、所定の
深さの部分にｐ+ 型の不純物（例えば、ボロン）を注入
する（Ｓ１）。その後、Ｓｉ単結晶からなる基板１０表
面上に、ＳｉＯ2 膜（またはＳｉＮ膜）による線幅０．
１μｍ程度の線状パターンを形成する（Ｓ２）。この線
状パターンの形成は、電子（ＥＢ）ビーム描画露光装置
および多層レジスト露光技術などを利用した超微細パタ
ーニング技術によって行う。そして、このＳｉＯ2 （ま
たはＳｉＮ）線状パターンをマスクとして、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などによっ
て基板１０に異方性エッチングを施し、所定の凹部４０
を形成して突出部２０を形成する（Ｓ３）。次に、この
マスクとして機能したＳｉＯ2 パターン１２を除去し、
基板１０の全表面を熱酸化しＳｉＯ2 酸化膜３０を形成
する（Ｓ４）。そして、全表面にポリシリコン層Ｐｏｌ
ｙ−Ｓｉを形成した（Ｓ５）後、通常のフォトリソグラ
フィにより、ゲート電極３２を形成する（Ｓ６）。その
後、イオン注入によりドレイン領域２２、ソース領域２
４を形成する（本実施例では、例えばリンの注入による
ｎ+ 領域の形成）。ここで、このイオン注入は、不純物
の照射方向をマスク、電圧印加などによって斜め方向の
みに限定する斜入射イオン注入装置によって行う（Ｓ
７）。このイオン注入の後、ソース及びドレイン領域の
酸化膜を除去したのち、必要に応じてアニール処理を行
って各領域の結晶構造等を調整する。
て、図３に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０に高エネルギーイオン注入によって、所定の
深さの部分にｐ+ 型の不純物（例えば、ボロン）を注入
する（Ｓ１）。その後、Ｓｉ単結晶からなる基板１０表
面上に、ＳｉＯ2 膜（またはＳｉＮ膜）による線幅０．
１μｍ程度の線状パターンを形成する（Ｓ２）。この線
状パターンの形成は、電子（ＥＢ）ビーム描画露光装置
および多層レジスト露光技術などを利用した超微細パタ
ーニング技術によって行う。そして、このＳｉＯ2 （ま
たはＳｉＮ）線状パターンをマスクとして、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などによっ
て基板１０に異方性エッチングを施し、所定の凹部４０
を形成して突出部２０を形成する（Ｓ３）。次に、この
マスクとして機能したＳｉＯ2 パターン１２を除去し、
基板１０の全表面を熱酸化しＳｉＯ2 酸化膜３０を形成
する（Ｓ４）。そして、全表面にポリシリコン層Ｐｏｌ
ｙ−Ｓｉを形成した（Ｓ５）後、通常のフォトリソグラ
フィにより、ゲート電極３２を形成する（Ｓ６）。その
後、イオン注入によりドレイン領域２２、ソース領域２
４を形成する（本実施例では、例えばリンの注入による
ｎ+ 領域の形成）。ここで、このイオン注入は、不純物
の照射方向をマスク、電圧印加などによって斜め方向の
みに限定する斜入射イオン注入装置によって行う（Ｓ
７）。このイオン注入の後、ソース及びドレイン領域の
酸化膜を除去したのち、必要に応じてアニール処理を行
って各領域の結晶構造等を調整する。
【００２２】なお、図３には、素子分離部のみにｐ+ 型
の領域を形成しているが、高エネルギーイオン注入の際
に、深めにｐ+ 型の不純物を注入すれば、基板１０の途
中に至るところまでｐ+ 型の領域を形成することができ
る。
の領域を形成しているが、高エネルギーイオン注入の際
に、深めにｐ+ 型の不純物を注入すれば、基板１０の途
中に至るところまでｐ+ 型の領域を形成することができ
る。
【００２３】このように製造することによって、前述し
たようにチャネル領域の下方部は、他のチャネル部分と
同様の電界密度となり、チャネル領域の電界は一様にな
る。
たようにチャネル領域の下方部は、他のチャネル部分と
同様の電界密度となり、チャネル領域の電界は一様にな
る。
【００２４】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、チャネル領域の下方部の不純物濃度を
その上部に比べ濃くする、またはチャネル領域の下方部
及びその付近の半導体基板の不純物濃度をチャネル領域
の中央部から上方の部分に比べ濃くしたので、例えばド
レイン領域に５Ｖを印加しても、ドレイン領域とその下
のＳｉ基板との界面付近からの空乏層の延びを小さく抑
えることができ、ドレイン電界の影響がチャネル直下の
空乏層を通してチャネル領域下部に及ぶのを防ぐことが
できる。このため、チャネル領域の下方部は、他のチャ
ネル部分と同様の電位となり、チャネル領域の電界は一
様になる。従って、この下方部の閾値電圧（Ｖth）は高
くなり、他のチャネル部分に先駆けてオンセットするこ
とがない。また、ソースまたはドレイン領域のどちらか
に電圧を印加し、未だトランジスタがオンの状態になっ
ていない時には、その電圧が印加された領域の下端とＳ
ｉ基板との界面付近からリーク電流が印加されていない
方の領域に流れることを抑制する。
体装置によれば、チャネル領域の下方部の不純物濃度を
その上部に比べ濃くする、またはチャネル領域の下方部
及びその付近の半導体基板の不純物濃度をチャネル領域
の中央部から上方の部分に比べ濃くしたので、例えばド
レイン領域に５Ｖを印加しても、ドレイン領域とその下
のＳｉ基板との界面付近からの空乏層の延びを小さく抑
えることができ、ドレイン電界の影響がチャネル直下の
空乏層を通してチャネル領域下部に及ぶのを防ぐことが
できる。このため、チャネル領域の下方部は、他のチャ
ネル部分と同様の電位となり、チャネル領域の電界は一
様になる。従って、この下方部の閾値電圧（Ｖth）は高
くなり、他のチャネル部分に先駆けてオンセットするこ
とがない。また、ソースまたはドレイン領域のどちらか
に電圧を印加し、未だトランジスタがオンの状態になっ
ていない時には、その電圧が印加された領域の下端とＳ
ｉ基板との界面付近からリーク電流が印加されていない
方の領域に流れることを抑制する。
【図１】半導体装置の第一の実施例の構成を示す斜視図
である。
である。
【図２】半導体装置の他の実施例の構成を示す斜視図で
ある。
ある。
【図３】半導体装置の製造工程の説明図である。
【図４】半導体装置における短チャネル効果の発生の説
明図である。
明図である。
１０ 基板 １２ 線上パターン用酸化膜 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３０ 酸化膜 ３２ ゲート電極 ４０ 凹部
Claims (1)
- 【請求項１】 半導体基板上に素子領域を突出形成し、
ここにソース領域と、ドレイン領域と、該ソース領域及
びドレイン領域間にチャネル領域と、を設け、そのチャ
ネル領域に絶縁体膜を介して電界を印加するゲート電極
を設けた電界トランジスタを有する半導体装置であっ
て、 前記チャネル領域の下方部は、その上部に比べ不純物濃
度が濃いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090220A JPH06302818A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090220A JPH06302818A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302818A true JPH06302818A (ja) | 1994-10-28 |
Family
ID=13992408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5090220A Pending JPH06302818A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302818A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003298051A (ja) * | 2002-01-30 | 2003-10-17 | Soko Lee | ダブルゲートｆｅｔ素子及びその製造方法 |
| JP2006049826A (ja) * | 2004-07-01 | 2006-02-16 | Seiko Instruments Inc | トレンチ構造を利用した横型半導体装置及びその製造方法 |
| JP2006521020A (ja) * | 2003-03-20 | 2006-09-14 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2007180486A (ja) * | 2005-12-27 | 2007-07-12 | Hynix Semiconductor Inc | ５チャネルのフィントランジスタ及びその製造方法 |
| KR100870189B1 (ko) * | 2007-05-28 | 2008-11-25 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
1993
- 1993-04-16 JP JP5090220A patent/JPH06302818A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7986002B2 (en) | 2003-03-20 | 2011-07-26 | Panasonic Corporation | FINFET-type semiconductor device and method for fabricating the same |
| JP4922753B2 (ja) * | 2003-03-20 | 2012-04-25 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8486788B2 (en) | 2003-03-20 | 2013-07-16 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2006049826A (ja) * | 2004-07-01 | 2006-02-16 | Seiko Instruments Inc | トレンチ構造を利用した横型半導体装置及びその製造方法 |
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| KR100870189B1 (ko) * | 2007-05-28 | 2008-11-25 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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