JPH05343699A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05343699A JPH05343699A JP14952792A JP14952792A JPH05343699A JP H05343699 A JPH05343699 A JP H05343699A JP 14952792 A JP14952792 A JP 14952792A JP 14952792 A JP14952792 A JP 14952792A JP H05343699 A JPH05343699 A JP H05343699A
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- polycrystalline silicon
- film
- semiconductor memory
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Abstract
(57)【要約】
【目的】 フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、フローテ
ィングゲートへの電荷の注入状態の如何によって、コン
トロールゲートのＭＯＳトランジスタの特性の制御しき
い値電圧が変化する半導体記憶装置において、書き込み
時間の短い半導体記憶装置の製造方法を提供する。 【構成】 基板上にフィールド絶縁膜を形成する工程、
基板上に第１絶縁膜を形成する工程、フィールド絶縁膜
及び第１絶縁膜上に第１多結晶シリコン膜を形成する工
程、第１多結晶シリコン上に第２絶縁膜を形成する工
程、第１多結晶シリコン膜に砒素やボロンや燐等の導電
性不純物を注入する工程からなる。 【効果】 フローティングゲートとコントロールゲート
間絶縁膜の容量が大きくなり、書き込み時間の短い半導
体記憶装置を得ることができる。
とを有するＭＯＳ型トランジスタ構造をなし、フローテ
ィングゲートへの電荷の注入状態の如何によって、コン
トロールゲートのＭＯＳトランジスタの特性の制御しき
い値電圧が変化する半導体記憶装置において、書き込み
時間の短い半導体記憶装置の製造方法を提供する。 【構成】 基板上にフィールド絶縁膜を形成する工程、
基板上に第１絶縁膜を形成する工程、フィールド絶縁膜
及び第１絶縁膜上に第１多結晶シリコン膜を形成する工
程、第１多結晶シリコン上に第２絶縁膜を形成する工
程、第１多結晶シリコン膜に砒素やボロンや燐等の導電
性不純物を注入する工程からなる。 【効果】 フローティングゲートとコントロールゲート
間絶縁膜の容量が大きくなり、書き込み時間の短い半導
体記憶装置を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】図２（ａ）から図２（ｅ）は、従来技術
の１実施例における半導体記憶装置及びその周辺の半導
体装置の製造方法の工程毎の主要断面図である。なお、
従来例の全図において、同一の機能を有するものには、
同一の符号を付け、その繰り返しの説明は省略する。以
下、図２（ａ）から図２（ｅ）に従い、順に説明してい
く。
の１実施例における半導体記憶装置及びその周辺の半導
体装置の製造方法の工程毎の主要断面図である。なお、
従来例の全図において、同一の機能を有するものには、
同一の符号を付け、その繰り返しの説明は省略する。以
下、図２（ａ）から図２（ｅ）に従い、順に説明してい
く。
【０００３】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記窒化膜
を除去し熱酸化法により前記半導体基板２０１上に第１
絶縁膜１０３を形成する。第１絶縁膜２０３はＥＰＲＯ
Ｍの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合
は１０ｎｍぐらいが適当であろう。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記窒化膜
を除去し熱酸化法により前記半導体基板２０１上に第１
絶縁膜１０３を形成する。第１絶縁膜２０３はＥＰＲＯ
Ｍの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合
は１０ｎｍぐらいが適当であろう。
【０００４】次に、図２（ｂ）の如く、前記フィールド
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスの熱分解により前記第１多結
晶シリコン２０４を堆積させる。そしてこの前記第１多
結晶シリコン膜２０４を低抵抗化するためにたとえば５
族の元素（たとえば燐元素や砒素など導電性不純物）を
イオン打ち込み法を用いて、１×１０15から１×１０16
ａｔｏｍｓ・ｃｍ-2程度注入する。
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスの熱分解により前記第１多結
晶シリコン２０４を堆積させる。そしてこの前記第１多
結晶シリコン膜２０４を低抵抗化するためにたとえば５
族の元素（たとえば燐元素や砒素など導電性不純物）を
イオン打ち込み法を用いて、１×１０15から１×１０16
ａｔｏｍｓ・ｃｍ-2程度注入する。
【０００５】次にフォト及びエッチング法により前記第
１絶縁膜２０３及び前記第１多結晶シリコン膜２０４の
不要な部分を取り除く。
１絶縁膜２０３及び前記第１多結晶シリコン膜２０４の
不要な部分を取り除く。
【０００６】次に図２（ｃ）の如く、熱酸化法により前
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。たとえ
ば、１０００℃の乾燥酸素雰囲気中で、前記第２絶縁膜
２０５及び前記第３絶縁膜２０６を形成する。
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。たとえ
ば、１０００℃の乾燥酸素雰囲気中で、前記第２絶縁膜
２０５及び前記第３絶縁膜２０６を形成する。
【０００７】次に図２（ｄ）の如く、第２多結晶シリコ
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び 前記第３絶縁膜２０６上にＣＶＤ法
により形成する。そして導体化する為にイオン注入法を
用い燐もしくは砒素等の不純物を前記第２多結晶シリコ
ン膜２０７に注入する。
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び 前記第３絶縁膜２０６上にＣＶＤ法
により形成する。そして導体化する為にイオン注入法を
用い燐もしくは砒素等の不純物を前記第２多結晶シリコ
ン膜２０７に注入する。
【０００８】次に図２（ｅ）の如く、フォト及びエッチ
ング法により、前記第３絶縁膜２０６上の前記第２多結
晶シリコン２０７の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン２
０４及び前記第２絶縁膜２０５及び前記第２多結晶シリ
コン２０７の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。
ング法により、前記第３絶縁膜２０６上の前記第２多結
晶シリコン２０７の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン２
０４及び前記第２絶縁膜２０５及び前記第２多結晶シリ
コン２０７の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。
【０００９】最後にイオン打ち込みにより、燐や砒素な
どの不純物を注入しソース２０８、２１０及びドレイン
２０９、２１１を形成する。以上の従来の製造工程を経
て、半導体記憶装置が完成する。
どの不純物を注入しソース２０８、２１０及びドレイン
２０９、２１１を形成する。以上の従来の製造工程を経
て、半導体記憶装置が完成する。
【００１０】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、フローティングゲート（前記第１多結晶シリ
コン２０４）とコントロールゲート（前記第２多結晶シ
リコン２０７）の間の前記第２絶縁膜２０５を形成する
際、前記第一多結晶シリコン２０４が不純物注入されて
いるため前記第２絶縁膜２０５の酸化速度が早く、膜厚
の厚い前記第２絶縁膜２０５となってしまう。前記第２
絶縁膜２０５はプロセス上周辺回路のトランジスタのゲ
ート絶縁膜と兼ねているため前記第２絶縁膜２０５の形
成条件は周辺回路のトランジスタの絶縁膜形成条件に委
ねられている。半導体装置の書き込み時間を短くする為
には前記フローティングゲート（前記第１多結晶シリコ
ン２０４）とコントロールゲート（前記第２多結晶シリ
コン２０７）間の容量を大きくする方法がある。前記第
２絶縁膜２０５が厚ければ厚いほど前記フローティング
ゲート（前記第１多結晶シリコン２０４）とコントロー
ルゲート（前記第２多結晶シリコン２０７）間の容量が
小さくなり書き込み時間の長い半導体装置となる。その
ため前記第２絶縁膜２０５の形成条件を変えずに薄い膜
にしなければならない。そこで本発明は、この様な問題
点を解決するもので、その目的とするところは、周辺回
路のゲート電極となる第３絶縁膜１０６と前記第２絶縁
膜２０５を同時に、しかもできるだけ薄いフローティン
グゲート（前記第１多結晶シリコン２０４）とコントロ
ールゲート（前記第２多結晶シリコン２０７）の間の前
記第２絶縁膜２０５を提供するところにある。
技術では、フローティングゲート（前記第１多結晶シリ
コン２０４）とコントロールゲート（前記第２多結晶シ
リコン２０７）の間の前記第２絶縁膜２０５を形成する
際、前記第一多結晶シリコン２０４が不純物注入されて
いるため前記第２絶縁膜２０５の酸化速度が早く、膜厚
の厚い前記第２絶縁膜２０５となってしまう。前記第２
絶縁膜２０５はプロセス上周辺回路のトランジスタのゲ
ート絶縁膜と兼ねているため前記第２絶縁膜２０５の形
成条件は周辺回路のトランジスタの絶縁膜形成条件に委
ねられている。半導体装置の書き込み時間を短くする為
には前記フローティングゲート（前記第１多結晶シリコ
ン２０４）とコントロールゲート（前記第２多結晶シリ
コン２０７）間の容量を大きくする方法がある。前記第
２絶縁膜２０５が厚ければ厚いほど前記フローティング
ゲート（前記第１多結晶シリコン２０４）とコントロー
ルゲート（前記第２多結晶シリコン２０７）間の容量が
小さくなり書き込み時間の長い半導体装置となる。その
ため前記第２絶縁膜２０５の形成条件を変えずに薄い膜
にしなければならない。そこで本発明は、この様な問題
点を解決するもので、その目的とするところは、周辺回
路のゲート電極となる第３絶縁膜１０６と前記第２絶縁
膜２０５を同時に、しかもできるだけ薄いフローティン
グゲート（前記第１多結晶シリコン２０４）とコントロ
ールゲート（前記第２多結晶シリコン２０７）の間の前
記第２絶縁膜２０５を提供するところにある。
【００１１】
【課題を解決するための手段】本発明は、フローティン
グゲートとコントロールゲートとを有するＭＯＳ型トラ
ンジスタ構造をなし、前記フローティングゲートへの電
荷の注入状態の如何によって、前記コントロールゲート
の前記ＭＯＳトランジスタの特性の制御しきい値電圧が
変化する半導体記憶装置の製造方法において、基板上に
フィールド絶縁膜を形成する工程、前記基板上に第１絶
縁膜を形成する工程、前記フィールド絶縁膜及び前記第
１絶縁膜上に第１多結晶シリコン膜を形成する工程、前
記第１多結晶シリコン上に第２絶縁膜を形成する工程、
前記第１多結晶シリコン膜に砒素やボロンや燐等の導電
性不純物を注入する工程からなることを特徴とする。
グゲートとコントロールゲートとを有するＭＯＳ型トラ
ンジスタ構造をなし、前記フローティングゲートへの電
荷の注入状態の如何によって、前記コントロールゲート
の前記ＭＯＳトランジスタの特性の制御しきい値電圧が
変化する半導体記憶装置の製造方法において、基板上に
フィールド絶縁膜を形成する工程、前記基板上に第１絶
縁膜を形成する工程、前記フィールド絶縁膜及び前記第
１絶縁膜上に第１多結晶シリコン膜を形成する工程、前
記第１多結晶シリコン上に第２絶縁膜を形成する工程、
前記第１多結晶シリコン膜に砒素やボロンや燐等の導電
性不純物を注入する工程からなることを特徴とする。
【００１２】
【実施例】図１（ａ）から図１（ｆ）は、本発明の１実
施例における半導体記憶装置及びその周辺の半導体装置
の製造方法の工程毎の主要断面図である。なお、実施例
の全図において、同一の機能を有するものには、同一の
符号を付け、その繰り返しの説明は省略する。以下、図
１（ａ）から図１（ｆ）に従い、順に説明していく。
施例における半導体記憶装置及びその周辺の半導体装置
の製造方法の工程毎の主要断面図である。なお、実施例
の全図において、同一の機能を有するものには、同一の
符号を付け、その繰り返しの説明は省略する。以下、図
１（ａ）から図１（ｆ）に従い、順に説明していく。
【００１３】まず、図１（ａ）の如く半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記窒化膜
を除去し熱酸化法により前記半導体基板１０１上に第１
絶縁膜１０３を形成する。第１絶縁膜１０３はＥＰＲＯ
Ｍの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合
は１０ｎｍぐらいが適当であろう。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記窒化膜
を除去し熱酸化法により前記半導体基板１０１上に第１
絶縁膜１０３を形成する。第１絶縁膜１０３はＥＰＲＯ
Ｍの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合
は１０ｎｍぐらいが適当であろう。
【００１４】次に、図１（ｂ）の如く、前記フィールド
絶縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法に
より第１多結晶シリコン膜１０４を２００ｎｍ程度形成
する。通常モノシランガスの熱分解により前記第１多結
晶シリコン１０４を堆積させる。
絶縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法に
より第１多結晶シリコン膜１０４を２００ｎｍ程度形成
する。通常モノシランガスの熱分解により前記第１多結
晶シリコン１０４を堆積させる。
【００１５】次にフォト及びエッチング法により前記第
１絶縁膜１０３及び前記第１多結晶シリコン膜１０４の
不要な部分を取り除く。
１絶縁膜１０３及び前記第１多結晶シリコン膜１０４の
不要な部分を取り除く。
【００１６】次に図１（ｃ）の如く、熱酸化法により前
記第１多結晶シリコン１０４上に第２絶縁膜１０５、前
記半導体基板上に第３絶縁膜１０６を形成する。たとえ
ば、１０００℃の乾燥酸素雰囲気中で、前記第２絶縁膜
１０５及び前記第３絶縁膜１０６を形成する。
記第１多結晶シリコン１０４上に第２絶縁膜１０５、前
記半導体基板上に第３絶縁膜１０６を形成する。たとえ
ば、１０００℃の乾燥酸素雰囲気中で、前記第２絶縁膜
１０５及び前記第３絶縁膜１０６を形成する。
【００１７】次に図１（ｄ）の如く前記第２絶縁膜１０
５及び前記フィールド絶縁膜１０２以外の部分をレジス
ト１０７で覆う。そして、前記第１多結晶シリコン膜１
０４を低抵抗化するためにたとえば５族の元素（たとえ
ば燐元素や砒素など導電性不純物）をイオン打ち込み法
１０９を用いて、１×１０15から１×１０16ａｔｏｍｓ
・ｃｍ-2程度注入する。次に図１（ｄ）の如く前記第２
絶縁膜及び前記フィールド絶縁膜以外の部分をレジスト
１０７で覆う。
５及び前記フィールド絶縁膜１０２以外の部分をレジス
ト１０７で覆う。そして、前記第１多結晶シリコン膜１
０４を低抵抗化するためにたとえば５族の元素（たとえ
ば燐元素や砒素など導電性不純物）をイオン打ち込み法
１０９を用いて、１×１０15から１×１０16ａｔｏｍｓ
・ｃｍ-2程度注入する。次に図１（ｄ）の如く前記第２
絶縁膜及び前記フィールド絶縁膜以外の部分をレジスト
１０７で覆う。
【００１８】次に図１（ｅ）の如く、第２多結晶シリコ
ン膜１０９を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０５及び 前記第２絶縁膜１０６上にＣＶＤ法
により形成する。そして導体化する為にイオン注入法を
用い燐もしくは砒素等の不純物を前記第２多結晶シリコ
ン膜１０９に注入する。
ン膜１０９を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０５及び 前記第２絶縁膜１０６上にＣＶＤ法
により形成する。そして導体化する為にイオン注入法を
用い燐もしくは砒素等の不純物を前記第２多結晶シリコ
ン膜１０９に注入する。
【００１９】次に図１（ｆ）の如く、フォト及びエッチ
ング法により、前記第３絶縁膜１０６上の前記第２多結
晶シリコン１０９の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン１
０４及び前記第２絶縁膜１０５及び前記第２多結晶シリ
コン１０９の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。最後にイオン打ち込みによ
り、燐や砒素などの不純物を注入しソース１０８、１１
０及びドレイン１０９、１１０を形成する。以上の製造
工程を経て、本発明の一実施例の半導体記憶装置が完成
する。
ング法により、前記第３絶縁膜１０６上の前記第２多結
晶シリコン１０９の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン１
０４及び前記第２絶縁膜１０５及び前記第２多結晶シリ
コン１０９の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。最後にイオン打ち込みによ
り、燐や砒素などの不純物を注入しソース１０８、１１
０及びドレイン１０９、１１０を形成する。以上の製造
工程を経て、本発明の一実施例の半導体記憶装置が完成
する。
【００２０】このように前記第１多結晶シリコン１０４
上に前記第２絶縁膜１０５を形成した後に前記第一多結
晶シリコン１０４を低抵抗化するための不純物打ち込み
を行うことにより従来よりも薄い前記第２絶縁膜１０５
を形成する事が可能となる。なぜならば、前記第１多結
晶シリコン１０４を低抵抗化する場合、前記第２絶縁膜
１０５を形成する前に不純物打ち込みしてしまうと同条
件で絶縁膜を形成しても不純物濃度の濃い前記第１多結
晶シリコン１０４と不純物打ち込みされていない前記第
１多結晶シリコン１０４とでは不純物打ち込みされてい
ない方が薄い絶縁膜を形成することができるからであ
る。また本発明の製造方法を用いれば、前記第２絶縁膜
１０５とプロセス上、周辺回路のトランジスタのゲート
絶縁膜（前記第３絶縁膜１０６）と兼ねることが可能と
なる。
上に前記第２絶縁膜１０５を形成した後に前記第一多結
晶シリコン１０４を低抵抗化するための不純物打ち込み
を行うことにより従来よりも薄い前記第２絶縁膜１０５
を形成する事が可能となる。なぜならば、前記第１多結
晶シリコン１０４を低抵抗化する場合、前記第２絶縁膜
１０５を形成する前に不純物打ち込みしてしまうと同条
件で絶縁膜を形成しても不純物濃度の濃い前記第１多結
晶シリコン１０４と不純物打ち込みされていない前記第
１多結晶シリコン１０４とでは不純物打ち込みされてい
ない方が薄い絶縁膜を形成することができるからであ
る。また本発明の製造方法を用いれば、前記第２絶縁膜
１０５とプロセス上、周辺回路のトランジスタのゲート
絶縁膜（前記第３絶縁膜１０６）と兼ねることが可能と
なる。
【００２１】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。
【００２２】
【発明の効果】以上述べた様に、本発明によれば、絶縁
膜を形成した後に不純物打注入を行うことにより、従来
よりも薄いフローティングゲートとコントロールゲート
間絶縁膜を形成することが可能となる。その結果フロー
ティングゲートとコントロールゲート間絶縁膜の容量が
大きくなり、書き込み時間の短い半導体記憶装置を得る
ことができる。
膜を形成した後に不純物打注入を行うことにより、従来
よりも薄いフローティングゲートとコントロールゲート
間絶縁膜を形成することが可能となる。その結果フロー
ティングゲートとコントロールゲート間絶縁膜の容量が
大きくなり、書き込み時間の短い半導体記憶装置を得る
ことができる。
【図１】 本発明の半導体装置の製造方法の一実施例を
工程順に説明するための主要断面図である。
工程順に説明するための主要断面図である。
【図２】 従来の半導体装置の製造方法を工程順に説明
するための主要断面図である。
するための主要断面図である。
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第１絶縁膜 １０４ 第１多結晶シリコン膜 １０５ 第２絶縁膜 １０６ 第３絶縁膜 １０７ フォトレジスト １０８ 不純物打ち込み １０９ 第２多結晶シリコン １１０ 半導体装置 １１１ 半導体装置 １１２ 半導体記憶装置の周辺トランジスタのソース １１３ 半導体記憶装置の周辺トランジスタのドレイン ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第１絶縁膜 ２０４ 第１多結晶シリコン膜 ２０５ 第２絶縁膜 ２０６ 第３絶縁膜 ２０７ 第２多結晶シリコン膜 ２０８ 半導体装置のソース ２０９ 半導体装置のドレイン ２１０ 半導体記憶装置の周辺トランジスタのソース ２１１ 半導体記憶装置の周辺トランジスタのドレイン
Claims (1)
- 【請求項１】フローティングゲートとコントロールゲー
トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳトランジスタ
の特性の制御しきい値電圧が変化する半導体記憶装置の
製造方法において、基板上にフィールド絶縁膜を形成す
る工程、前記基板上に第１絶縁膜を形成する工程、前記
フィールド絶縁膜及び前記第１絶縁膜上に第１多結晶シ
リコン膜を形成する工程、前記第１多結晶シリコン上に
第２絶縁膜を形成する工程、前記第１多結晶シリコン膜
に砒素やボロンや燐等の導電性不純物を注入する工程か
らなることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952792A JPH05343699A (ja) | 1992-06-09 | 1992-06-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952792A JPH05343699A (ja) | 1992-06-09 | 1992-06-09 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343699A true JPH05343699A (ja) | 1993-12-24 |
Family
ID=15477089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14952792A Pending JPH05343699A (ja) | 1992-06-09 | 1992-06-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343699A (ja) |
-
1992
- 1992-06-09 JP JP14952792A patent/JPH05343699A/ja active Pending
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