JPH07226447A - 不揮発性記憶素子の製造方法 - Google Patents
不揮発性記憶素子の製造方法Info
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- JPH07226447A JPH07226447A JP4133340A JP13334092A JPH07226447A JP H07226447 A JPH07226447 A JP H07226447A JP 4133340 A JP4133340 A JP 4133340A JP 13334092 A JP13334092 A JP 13334092A JP H07226447 A JPH07226447 A JP H07226447A
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Abstract
(57)【要約】
【目的】第１ゲート絶縁膜／フローティングゲート／第
２ゲート絶縁膜／コントロールゲートを有する不揮発性
記憶素子において、その記憶保持能力を向上させる。 【構成】第１ゲート絶縁膜／フローティングゲート／第
２ゲート絶縁膜／コントロールゲートを有する半導体装
置における不揮発性記憶素子の製造方法であって、半導
体基板上に上記第１ゲート絶縁膜６を形成する工程と、
上記第１ゲート絶縁膜６上に燐を導入した第１ポリシリ
コン膜を形成した後に、該第１ポリシリコン膜に所定量
の酸素をイオン注入し、パターニングすることにより上
記フローティングゲート７ａを形成する工程と、フロー
ティングゲート７ａ上に、上記第２ゲート絶縁膜８ｂを
形成する工程と、上記第２ゲート絶縁膜８ｂ上にボロン
を導入した第２ポリシリコン膜を形成することにより、
上記コントロールゲート７ｂを形成する工程を含む。
２ゲート絶縁膜／コントロールゲートを有する不揮発性
記憶素子において、その記憶保持能力を向上させる。 【構成】第１ゲート絶縁膜／フローティングゲート／第
２ゲート絶縁膜／コントロールゲートを有する半導体装
置における不揮発性記憶素子の製造方法であって、半導
体基板上に上記第１ゲート絶縁膜６を形成する工程と、
上記第１ゲート絶縁膜６上に燐を導入した第１ポリシリ
コン膜を形成した後に、該第１ポリシリコン膜に所定量
の酸素をイオン注入し、パターニングすることにより上
記フローティングゲート７ａを形成する工程と、フロー
ティングゲート７ａ上に、上記第２ゲート絶縁膜８ｂを
形成する工程と、上記第２ゲート絶縁膜８ｂ上にボロン
を導入した第２ポリシリコン膜を形成することにより、
上記コントロールゲート７ｂを形成する工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は第１ゲート絶縁膜／フロ
ーティングゲート／第２ゲート絶縁膜／コントロールゲ
ートを有する不揮発性記憶素子の製造方法に係わり、と
りわけ不揮発性記憶素子の記憶保持特性を向上させる方
法に関するものである。
ーティングゲート／第２ゲート絶縁膜／コントロールゲ
ートを有する不揮発性記憶素子の製造方法に係わり、と
りわけ不揮発性記憶素子の記憶保持特性を向上させる方
法に関するものである。
【０００２】
【従来の技術】図４〜図６は従来の方法による不揮発性
記憶素子の製造工程における断面図である。
記憶素子の製造工程における断面図である。
【０００３】従来の不揮発性記憶素子はまず、図４
（ａ）に示す様に、Ｐ型シリコン基板１にチャネルスト
ッパー２および素子間分離のためのフィールド酸化膜３
を形成し、次にＰ型シリコン基板１上の薄いフィールド
酸化膜３を除去した後、図４（ｂ）に示す様に閾値制御
のために不純物をチャネル領域５に注入する。次にＰ型
シリコン基板１の全面を熱酸化し、第１ゲート絶縁膜
（ＳｉＯ2）６を形成する。
（ａ）に示す様に、Ｐ型シリコン基板１にチャネルスト
ッパー２および素子間分離のためのフィールド酸化膜３
を形成し、次にＰ型シリコン基板１上の薄いフィールド
酸化膜３を除去した後、図４（ｂ）に示す様に閾値制御
のために不純物をチャネル領域５に注入する。次にＰ型
シリコン基板１の全面を熱酸化し、第１ゲート絶縁膜
（ＳｉＯ2）６を形成する。
【０００４】次に、図４（ｃ）に示す様にＣＶＤ（化学
的気相成長）法によりＰ型シリコン基板１の上方全面に
ポリシリコン膜７を形成した後に、このポリシリコン膜
７に導電性をもたすべくＰ型シリコン基板１の上方から
全面にイオン注入すると、後で説明する突起状欠陥アス
ペリティ１１が発生する。次にフォトリソグラフィーお
よびＲＩＥ（反応性イオンエッチング）により、不揮発
性記憶素子形成領域のポリシリコン膜７を残し、それ以
外の領域のポリシリコン膜７を除去すると図５（ａ）に
示す様に不揮発性記憶素子のフローティングゲート７ａ
が形成される。
的気相成長）法によりＰ型シリコン基板１の上方全面に
ポリシリコン膜７を形成した後に、このポリシリコン膜
７に導電性をもたすべくＰ型シリコン基板１の上方から
全面にイオン注入すると、後で説明する突起状欠陥アス
ペリティ１１が発生する。次にフォトリソグラフィーお
よびＲＩＥ（反応性イオンエッチング）により、不揮発
性記憶素子形成領域のポリシリコン膜７を残し、それ以
外の領域のポリシリコン膜７を除去すると図５（ａ）に
示す様に不揮発性記憶素子のフローティングゲート７ａ
が形成される。
【０００５】次に図５（ｂ）に示す様に、第２ゲート絶
縁膜を形成するべくＰ型シリコン基板１の上方全面にＣ
ＶＤ法によりＯＮＯ膜８を形成する。次にこのＯＮＯ膜
８上にＣＶＤ法によりコントロールゲートを形成すべく
ポリシリコン膜を形成する。次にこのポリシリコン膜７
に燐（リン：Ｐ）をイオン注入した後に、フォトリソグ
ラフィーおよびＲＩＥを用いて不揮発性記憶素子形成領
域のＯＮＯ膜８およびポリシリコン膜７を残し、それ以
外の領域のポリシリコン膜７およびＯＮＯ膜８を順次除
去すると、図５（ｃ）に示す様にコントロールゲート
（ポリシリコン）７ｂおよび第２ゲート絶縁膜（ＯＮＯ
膜）８ｂが形成される。次に燐（リン：Ｐ）をソース領
域およびドレイン領域にイオン注入する。
縁膜を形成するべくＰ型シリコン基板１の上方全面にＣ
ＶＤ法によりＯＮＯ膜８を形成する。次にこのＯＮＯ膜
８上にＣＶＤ法によりコントロールゲートを形成すべく
ポリシリコン膜を形成する。次にこのポリシリコン膜７
に燐（リン：Ｐ）をイオン注入した後に、フォトリソグ
ラフィーおよびＲＩＥを用いて不揮発性記憶素子形成領
域のＯＮＯ膜８およびポリシリコン膜７を残し、それ以
外の領域のポリシリコン膜７およびＯＮＯ膜８を順次除
去すると、図５（ｃ）に示す様にコントロールゲート
（ポリシリコン）７ｂおよび第２ゲート絶縁膜（ＯＮＯ
膜）８ｂが形成される。次に燐（リン：Ｐ）をソース領
域およびドレイン領域にイオン注入する。
【０００６】次に図６に示す様にＰ型シリコン基板１の
上方全面に層間絶縁膜としてＳＯＧ膜（Spin On Glas
s）９を形成した後に、ドレイン電極部にコンタクトホ
ールを開口しアルミニウム膜１０を蒸着する。次にこの
アルミニウム膜１０をパターニングし、ドレイン電極を
形成する。
上方全面に層間絶縁膜としてＳＯＧ膜（Spin On Glas
s）９を形成した後に、ドレイン電極部にコンタクトホ
ールを開口しアルミニウム膜１０を蒸着する。次にこの
アルミニウム膜１０をパターニングし、ドレイン電極を
形成する。
【０００７】次にパッシベーション膜としてＰ型シリコ
ン基板１の全面にプラズマＣＶＤ法によりＰ−ＳｉＮ膜
１２を形成することにより不揮発性記憶素子が形成され
る。
ン基板１の全面にプラズマＣＶＤ法によりＰ−ＳｉＮ膜
１２を形成することにより不揮発性記憶素子が形成され
る。
【０００８】
【発明が解決しようとする課題】図８に示す不揮発性記
憶素子は、フローティングゲート７ａに電子を捕獲して
ＭＯＳトランジスターの閾値電圧が高くなった状態をＬ
ｏｗ、電子を捕獲していないか正孔を捕獲して閾値電圧
が低い状態をＨｉｇｈに対応するように構成される。
憶素子は、フローティングゲート７ａに電子を捕獲して
ＭＯＳトランジスターの閾値電圧が高くなった状態をＬ
ｏｗ、電子を捕獲していないか正孔を捕獲して閾値電圧
が低い状態をＨｉｇｈに対応するように構成される。
【０００９】フローティングゲート７ａへの電子の書き
込みは、ドレイン領域４ｂに高電圧をかけることによっ
てドレイン領域４ｂの近傍に発生したホットエレクトン
を、コントロールゲート７ｂに正電圧を印加することに
よりフローティングゲート７ａへ注入することによって
行われる。
込みは、ドレイン領域４ｂに高電圧をかけることによっ
てドレイン領域４ｂの近傍に発生したホットエレクトン
を、コントロールゲート７ｂに正電圧を印加することに
よりフローティングゲート７ａへ注入することによって
行われる。
【００１０】この従来の方法による不揮発性記憶素子
は、図４（ｃ）に示した工程においてポリシリコン膜７
の表面に突起状欠陥アスペリティ１１が発生し、更にこ
のポリシリコン膜７にリン（Ｐ）をイオン注入すると、
ポリシリコン膜７の表面および内部に微小欠陥（空格子
点、格子間原子など）により突起状欠陥アスペリティ１
１が大きくなる。この後に、図５（ｂ）に示した第２ゲ
ート絶縁膜としてのＯＮＯ膜８を形成すると、フローテ
ィングゲート７ａの表面が酸化されるが、この酸化の過
程ではフローティングゲート７ａおよび近傍に過剰な格
子間シリコン原子が生成されて、その結果この格子間シ
リコン原子は突起状欠陥アスペリティ１１の表面上を覆
う様に配列し、そのために突起状欠陥アスペリティ１１
が更に大きく成長する。
は、図４（ｃ）に示した工程においてポリシリコン膜７
の表面に突起状欠陥アスペリティ１１が発生し、更にこ
のポリシリコン膜７にリン（Ｐ）をイオン注入すると、
ポリシリコン膜７の表面および内部に微小欠陥（空格子
点、格子間原子など）により突起状欠陥アスペリティ１
１が大きくなる。この後に、図５（ｂ）に示した第２ゲ
ート絶縁膜としてのＯＮＯ膜８を形成すると、フローテ
ィングゲート７ａの表面が酸化されるが、この酸化の過
程ではフローティングゲート７ａおよび近傍に過剰な格
子間シリコン原子が生成されて、その結果この格子間シ
リコン原子は突起状欠陥アスペリティ１１の表面上を覆
う様に配列し、そのために突起状欠陥アスペリティ１１
が更に大きく成長する。
【００１１】しかし、この突起状欠陥アスペリティ１１
は、フローティングゲート７ａ内に電子が捕獲されてい
る場合に避雷針と同様の働きをし、この電子が第２ゲー
ト絶縁膜（ＯＮＯ膜）８ａを通して、コントロールゲー
ト７ｂへとＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電
流として放出され易くなり不揮発性記憶素子の記憶保持
特性を劣化させ問題であった。
は、フローティングゲート７ａ内に電子が捕獲されてい
る場合に避雷針と同様の働きをし、この電子が第２ゲー
ト絶縁膜（ＯＮＯ膜）８ａを通して、コントロールゲー
ト７ｂへとＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電
流として放出され易くなり不揮発性記憶素子の記憶保持
特性を劣化させ問題であった。
【００１２】そこで、本発明は不揮発性記憶素子の記憶
保持特性を劣化させる原因となるアスペリティを小さく
かつ少なくし、且つコントロールゲートのポテンシャル
エネルギーを高め記憶保持特性を向上させた不揮発性記
憶素子の製造方法を提供することを目的とする。
保持特性を劣化させる原因となるアスペリティを小さく
かつ少なくし、且つコントロールゲートのポテンシャル
エネルギーを高め記憶保持特性を向上させた不揮発性記
憶素子の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題は本発明によれ
ば、第１ゲート絶縁膜／フローティングゲート／第２ゲ
ート絶縁膜／コントロールを有する半導体装置における
不揮発性記憶素子の製造方法であって、半導体基板上に
前記第１ゲート絶縁膜を形成する工程と、前記第１ゲー
ト絶縁膜上に、燐を導入した第１ポリシリコン膜を形成
した後に、該第１ポリシリコン膜に所定量の酸素をイオ
ン注入し、パターニングすることにより前記フローティ
ングゲートを形成する工程と、前記フローティングゲー
ト上に前記第２ゲート絶縁膜を形成する工程と、前記第
２ゲート絶縁膜上にボロンを導入した第２ポリシリコン
膜を形成することにより前記コントロールゲートを形成
する工程を含むことを特徴とする不揮発性記憶素子の製
造方法によって解決される。
ば、第１ゲート絶縁膜／フローティングゲート／第２ゲ
ート絶縁膜／コントロールを有する半導体装置における
不揮発性記憶素子の製造方法であって、半導体基板上に
前記第１ゲート絶縁膜を形成する工程と、前記第１ゲー
ト絶縁膜上に、燐を導入した第１ポリシリコン膜を形成
した後に、該第１ポリシリコン膜に所定量の酸素をイオ
ン注入し、パターニングすることにより前記フローティ
ングゲートを形成する工程と、前記フローティングゲー
ト上に前記第２ゲート絶縁膜を形成する工程と、前記第
２ゲート絶縁膜上にボロンを導入した第２ポリシリコン
膜を形成することにより前記コントロールゲートを形成
する工程を含むことを特徴とする不揮発性記憶素子の製
造方法によって解決される。
【００１４】更に上記課題は本発明によれば、前記第１
ポリシリコン膜への酸素導入量を２〜１０重量％とする
ことを特徴とする請求項１記載の不揮発性記憶素子の製
造方法によって好適に解決される。
ポリシリコン膜への酸素導入量を２〜１０重量％とする
ことを特徴とする請求項１記載の不揮発性記憶素子の製
造方法によって好適に解決される。
【００１５】
【作用】本発明によれば、図１（ｂ）に示す様に半導体
基板１上に不揮発性記憶素子の第１ゲート絶縁膜６を形
成した後に、図１（ｃ）に示す様にこの第１ゲート絶縁
膜６にリンを導入したポリシリコン膜７を形成すると、
表面に突起状欠陥アスペリティ１１が形成されるが、こ
の第１ポリシリコン膜７に酸素をイオン注入すると、図
２（ａ）および図１１（ｂ）に示す様に注入した酸素お
よびそのエネルギーによりこの突起状欠陥アスペリティ
１１を小さくかつ少なくすることができる。従って、図
２（ｂ）に示す様に、この第１ポリシリコン膜７上に第
２ゲート絶縁膜を形成しても既に第１ポリシリコン膜７
の突起状欠陥アスペリティ１１が小さくかつ少なくなっ
ているので、それだけ第１ポリシリコン膜７の表面上の
突起状欠陥アスペリティ１１の大きさを小さくかつその
数を少なく維持することができる。その結果第１ポリシ
リコン膜からなるフローティングゲート７ａからＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流が少なくなり、
不揮発性記憶素子の記憶保持特性を向上させることがで
きる。更に、第１のポリシリコン膜に導入する酸素量を
２〜１０重量％とすることにより、好適に不揮発性記憶
素子の記憶保持能力を向上させることができる。また、
図９は従来の不揮発性記憶素子のエネルギーバンド構造
図を表わしており、図９（ａ）はフローティングゲート
が電子を保持していない状態でのエネルギーバンド構造
図であり、図９（ｂ）はフローティングゲートが電子を
保持している状態でのエネルギーバンド構造図である。
この不揮発性記憶素子はシリコン基板／ＳｉＯ2からな
る第１ゲート絶縁膜／リンを導入したポリシリコンから
なるフローティングゲート／ＳｉＯ2からなる第２ゲー
ト絶縁膜／リンを導入したポリシリコンからなるコント
ロールゲートから構成されている。図９（ｂ）に示す様
にフローティングゲートが電子を保持している分だけ、
図９（ａ）に示したポテンシャルエネルギーに比べてフ
ローティングゲートおよびフローティングゲートと第１
ゲート絶縁膜および第２の界面におけるポテンシャルエ
ネルギーが高くなる。
基板１上に不揮発性記憶素子の第１ゲート絶縁膜６を形
成した後に、図１（ｃ）に示す様にこの第１ゲート絶縁
膜６にリンを導入したポリシリコン膜７を形成すると、
表面に突起状欠陥アスペリティ１１が形成されるが、こ
の第１ポリシリコン膜７に酸素をイオン注入すると、図
２（ａ）および図１１（ｂ）に示す様に注入した酸素お
よびそのエネルギーによりこの突起状欠陥アスペリティ
１１を小さくかつ少なくすることができる。従って、図
２（ｂ）に示す様に、この第１ポリシリコン膜７上に第
２ゲート絶縁膜を形成しても既に第１ポリシリコン膜７
の突起状欠陥アスペリティ１１が小さくかつ少なくなっ
ているので、それだけ第１ポリシリコン膜７の表面上の
突起状欠陥アスペリティ１１の大きさを小さくかつその
数を少なく維持することができる。その結果第１ポリシ
リコン膜からなるフローティングゲート７ａからＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流が少なくなり、
不揮発性記憶素子の記憶保持特性を向上させることがで
きる。更に、第１のポリシリコン膜に導入する酸素量を
２〜１０重量％とすることにより、好適に不揮発性記憶
素子の記憶保持能力を向上させることができる。また、
図９は従来の不揮発性記憶素子のエネルギーバンド構造
図を表わしており、図９（ａ）はフローティングゲート
が電子を保持していない状態でのエネルギーバンド構造
図であり、図９（ｂ）はフローティングゲートが電子を
保持している状態でのエネルギーバンド構造図である。
この不揮発性記憶素子はシリコン基板／ＳｉＯ2からな
る第１ゲート絶縁膜／リンを導入したポリシリコンから
なるフローティングゲート／ＳｉＯ2からなる第２ゲー
ト絶縁膜／リンを導入したポリシリコンからなるコント
ロールゲートから構成されている。図９（ｂ）に示す様
にフローティングゲートが電子を保持している分だけ、
図９（ａ）に示したポテンシャルエネルギーに比べてフ
ローティングゲートおよびフローティングゲートと第１
ゲート絶縁膜および第２の界面におけるポテンシャルエ
ネルギーが高くなる。
【００１６】次に図１０は本発明による不揮発性記憶素
子のエネルギーバンド構造図であり、図１０（ａ）はフ
ローティングゲートが電子を保持していない状態でのエ
ネルギーバンド構造図であり、図１０（ｂ）はフローテ
ィングゲートが電子を保持している状態でのエネルギー
バンド構造図である。この不揮発性記憶素子は、シリコ
ン基板／ＳｉＯ2からなる第１ゲート絶縁膜／リンをド
ープしたポリシリコンからなるフローティングゲート／
ＳｉＯ2からなる第２ゲート絶縁膜／ボロンをドープし
たポリシリコンからなるコントロールゲートから構成さ
れる。
子のエネルギーバンド構造図であり、図１０（ａ）はフ
ローティングゲートが電子を保持していない状態でのエ
ネルギーバンド構造図であり、図１０（ｂ）はフローテ
ィングゲートが電子を保持している状態でのエネルギー
バンド構造図である。この不揮発性記憶素子は、シリコ
ン基板／ＳｉＯ2からなる第１ゲート絶縁膜／リンをド
ープしたポリシリコンからなるフローティングゲート／
ＳｉＯ2からなる第２ゲート絶縁膜／ボロンをドープし
たポリシリコンからなるコントロールゲートから構成さ
れる。
【００１７】図１０（ａ）に示す様にコントロールゲー
トを構成するポリシリコン中にボロンを注入し、コント
ロールゲートをＰ型としたために、Ｎ型のポリシリコン
から構成された従来のコントロールゲートに比べてポテ
ンシャルエネルギーが約１ｅＶ高くなるので、このコン
トロールゲートと第２ゲート絶縁膜との界面においても
従来よりも約１ｅＶポテンシャルエネルギーが高くな
る。
トを構成するポリシリコン中にボロンを注入し、コント
ロールゲートをＰ型としたために、Ｎ型のポリシリコン
から構成された従来のコントロールゲートに比べてポテ
ンシャルエネルギーが約１ｅＶ高くなるので、このコン
トロールゲートと第２ゲート絶縁膜との界面においても
従来よりも約１ｅＶポテンシャルエネルギーが高くな
る。
【００１８】従って、図１０（ｂ）に示す様に第２ゲー
ト絶縁膜のポテンシャルエネルギーが従来よりも、コン
トロールゲートとの界面において約１ｅＶ高くなった分
だけ、この第２ゲート絶縁膜のポテンシャルエネルギー
の匈配が従来よりも緩やかになるのでフローティングゲ
ートから第２のゲート絶縁膜を通してコントロールゲー
トへのＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流
が、従来よりも少なくなる。その結果不揮発性記憶素子
の記憶保持能力が向上する。
ト絶縁膜のポテンシャルエネルギーが従来よりも、コン
トロールゲートとの界面において約１ｅＶ高くなった分
だけ、この第２ゲート絶縁膜のポテンシャルエネルギー
の匈配が従来よりも緩やかになるのでフローティングゲ
ートから第２のゲート絶縁膜を通してコントロールゲー
トへのＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流
が、従来よりも少なくなる。その結果不揮発性記憶素子
の記憶保持能力が向上する。
【００１９】
【実施例】以下、本発明による実施例を図面に基づいて
説明する。
説明する。
【００２０】図７に示す不揮発性記憶素子は、後に説明
する本発明による実施例である不揮発性記憶素子の製造
工程を経て製造された不揮発性記憶素子の平面図（パッ
シベーション膜および層間絶縁膜を除く）である。
する本発明による実施例である不揮発性記憶素子の製造
工程を経て製造された不揮発性記憶素子の平面図（パッ
シベーション膜および層間絶縁膜を除く）である。
【００２１】また図１〜図３は本発明による一実施例を
示し、図７に示す不揮発性記憶素子の平面図ＸＸ′直線
方向における、不揮発性記憶素子製造工程断面図であ
る。
示し、図７に示す不揮発性記憶素子の平面図ＸＸ′直線
方向における、不揮発性記憶素子製造工程断面図であ
る。
【００２２】本実施例はまず、図１（ａ）に示す様にＰ
型シリコン基板１にチャネルストッパー２および素子間
分離のためのフィールド酸化膜３を形成する。次に、Ｐ
型シリコン基板上の薄いフィールド酸化膜３を除去した
後に、図１（ｂ）に示す様に閾値制御のために不純物を
チャネル領域５に注入する。次にＰ型シリコン基板１の
全面を熱酸化し、第１ゲート絶縁膜（ＳｉＯ2）６を形
成する。
型シリコン基板１にチャネルストッパー２および素子間
分離のためのフィールド酸化膜３を形成する。次に、Ｐ
型シリコン基板上の薄いフィールド酸化膜３を除去した
後に、図１（ｂ）に示す様に閾値制御のために不純物を
チャネル領域５に注入する。次にＰ型シリコン基板１の
全面を熱酸化し、第１ゲート絶縁膜（ＳｉＯ2）６を形
成する。
【００２３】次に、図１（ｃ）に示す様にＣＶＤ法によ
りＰ型シリコン基板１の上方全面にポリシリコン膜７を
形成した後に、このポリシリコン膜７に導電性をもたす
べくＰ型シリコン基板１の上方全面にリン（Ｐ）をイオ
ン注入する。つぎに図１（ｄ）に示す様にＰ型シリコン
基板１の上方全面に酸素量２〜１０重量％でイオン注入
する。すると、ポリシリコン膜７の形成時およびリンを
イオン注入する際に発生した、ポリシリコン膜７の表面
突起状欠陥アスペリティ１１を、この酸素のイオン注入
により図１１（ｂ）に示す様に少なくかつ小さくするこ
とができる。この時イオン注入する酸素の量が２重量％
以下だと、この効果が十分でなく、また１０重量％以上
だと不揮発性記憶素子の特性上問題があった。次に、ア
ニールしポリシリコン膜７を活性化する。
りＰ型シリコン基板１の上方全面にポリシリコン膜７を
形成した後に、このポリシリコン膜７に導電性をもたす
べくＰ型シリコン基板１の上方全面にリン（Ｐ）をイオ
ン注入する。つぎに図１（ｄ）に示す様にＰ型シリコン
基板１の上方全面に酸素量２〜１０重量％でイオン注入
する。すると、ポリシリコン膜７の形成時およびリンを
イオン注入する際に発生した、ポリシリコン膜７の表面
突起状欠陥アスペリティ１１を、この酸素のイオン注入
により図１１（ｂ）に示す様に少なくかつ小さくするこ
とができる。この時イオン注入する酸素の量が２重量％
以下だと、この効果が十分でなく、また１０重量％以上
だと不揮発性記憶素子の特性上問題があった。次に、ア
ニールしポリシリコン膜７を活性化する。
【００２４】次に図２（ａ）に示す様に、フォトリソグ
ラフィーおよびＲＩＥより不揮発性記憶素子形成領域の
ポリシリコン膜７を残し、それ以外の領域のポリシリコ
ン膜７を除去すると不揮発性記憶素子のフローティング
ゲート７ａが形成される。
ラフィーおよびＲＩＥより不揮発性記憶素子形成領域の
ポリシリコン膜７を残し、それ以外の領域のポリシリコ
ン膜７を除去すると不揮発性記憶素子のフローティング
ゲート７ａが形成される。
【００２５】次に図２（ｂ）に示す様に、Ｐ型シリコン
基板１の上方全面にＣＶＤ法により、第２ゲート絶縁膜
を形成すべくＯＮＯ膜８を形成する。この時、フローテ
ィングゲート７ａの表面上の突起状欠陥アスペリティ１
１は従来（図５（ｂ））よりも小さく且つ少なくなって
いる。次に、このＯＮＯ膜８上にＣＶＤ法によりポリシ
リコン膜７を形成する。次に図２（ｃ）に示す様にポリ
シリコン膜７に、ボロンをイオン注入した後に、フォト
リソグラフィーおよびＲＩＥを用いて不揮発性記憶素子
形成領域のポリシリコン膜７およびＯＮＯ膜８を残し、
それ以外の領域のポリシリコン膜７およびＯＮＯ膜８を
順次除去すると、図３（ａ）に示す様にコントロールゲ
ート７ｂ（ポリシリコン）および第２ゲート絶縁膜（Ｏ
ＮＯ膜）８ｂが形成される。次にリンをソース領域およ
びドレイン領域にイオン注入する。
基板１の上方全面にＣＶＤ法により、第２ゲート絶縁膜
を形成すべくＯＮＯ膜８を形成する。この時、フローテ
ィングゲート７ａの表面上の突起状欠陥アスペリティ１
１は従来（図５（ｂ））よりも小さく且つ少なくなって
いる。次に、このＯＮＯ膜８上にＣＶＤ法によりポリシ
リコン膜７を形成する。次に図２（ｃ）に示す様にポリ
シリコン膜７に、ボロンをイオン注入した後に、フォト
リソグラフィーおよびＲＩＥを用いて不揮発性記憶素子
形成領域のポリシリコン膜７およびＯＮＯ膜８を残し、
それ以外の領域のポリシリコン膜７およびＯＮＯ膜８を
順次除去すると、図３（ａ）に示す様にコントロールゲ
ート７ｂ（ポリシリコン）および第２ゲート絶縁膜（Ｏ
ＮＯ膜）８ｂが形成される。次にリンをソース領域およ
びドレイン領域にイオン注入する。
【００２６】次に、図３（ｂ）に示す様にＰ型シリコン
基板１の上方全面に層間絶縁膜としてＳＯＧ膜９（Spin
On Glass）を形成した後に、ドレイン電極部にコンタ
クトホールを開口しアルミニウム膜１０を蒸着する。次
にアルミニウム膜１０をパターニングし、ドレイン電極
を形成する。
基板１の上方全面に層間絶縁膜としてＳＯＧ膜９（Spin
On Glass）を形成した後に、ドレイン電極部にコンタ
クトホールを開口しアルミニウム膜１０を蒸着する。次
にアルミニウム膜１０をパターニングし、ドレイン電極
を形成する。
【００２７】次にパッシベーション膜としてＰ型シリコ
ン基板１上方全面にプラズマＣＶＤ法により、Ｐ−Ｓｉ
Ｎ膜１２を形成する。上記工程を経て不揮発性記憶素子
を製造することができる。
ン基板１上方全面にプラズマＣＶＤ法により、Ｐ−Ｓｉ
Ｎ膜１２を形成する。上記工程を経て不揮発性記憶素子
を製造することができる。
【００２８】図７は上記工程を経て製造された不揮発性
記憶素子の平面図（パッシベーション膜および層間絶縁
膜を省略す。）であり、フローティングゲート７ａ、コ
ントロールゲート７ｂ、アルミニウム膜１０がそれぞれ
形成されている。
記憶素子の平面図（パッシベーション膜および層間絶縁
膜を省略す。）であり、フローティングゲート７ａ、コ
ントロールゲート７ｂ、アルミニウム膜１０がそれぞれ
形成されている。
【００２９】また図８は図７におけるＹＹ′線における
断面図を示している。図８に示す様に、Ｐ型シリコン基
板１内にソース領域４ａ、ドレイン領域４ｂ、チャネル
領域５が形成され、その上方に第１ゲート絶縁膜６／フ
ローティングゲート７ａ／第２ゲート絶縁膜８ａ／コン
トロールゲート７ｂが形成され、層間絶縁膜（ＳＯＧ
膜）９、アルミニウム膜１０、Ｐ−ＳｉＮ膜（パッシベ
ーション膜）１２がそれぞれ形成されている。
断面図を示している。図８に示す様に、Ｐ型シリコン基
板１内にソース領域４ａ、ドレイン領域４ｂ、チャネル
領域５が形成され、その上方に第１ゲート絶縁膜６／フ
ローティングゲート７ａ／第２ゲート絶縁膜８ａ／コン
トロールゲート７ｂが形成され、層間絶縁膜（ＳＯＧ
膜）９、アルミニウム膜１０、Ｐ−ＳｉＮ膜（パッシベ
ーション膜）１２がそれぞれ形成されている。
【００３０】
【発明の効果】以上説明したように本発明によれば、不
揮発性記憶素子のフローティングゲート表面上に発生す
る突起状欠陥アスペリティを小さくかつ少なくすること
よりフローティングゲートから電子の放出を少なくする
ことができるので、記憶保持能力を向上させることがで
きる。
揮発性記憶素子のフローティングゲート表面上に発生す
る突起状欠陥アスペリティを小さくかつ少なくすること
よりフローティングゲートから電子の放出を少なくする
ことができるので、記憶保持能力を向上させることがで
きる。
【００３１】更に、不揮発性記憶素子のコントロールゲ
ートをボロンがドープされたポリシリコンをすることに
より、リンがドープされたポリシリコンよりも約１ｅＶ
ポテンシャルエネルギーが高くなるためフローティング
ゲートからコントロールゲートへのＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネリングによる電流を少なくすること
ができるので、記憶保持能力を更に向上させることがで
きる。
ートをボロンがドープされたポリシリコンをすることに
より、リンがドープされたポリシリコンよりも約１ｅＶ
ポテンシャルエネルギーが高くなるためフローティング
ゲートからコントロールゲートへのＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネリングによる電流を少なくすること
ができるので、記憶保持能力を更に向上させることがで
きる。
【図１】本発明による実施例を示す不揮発性記憶素子製
造前半工程断面図である。
造前半工程断面図である。
【図２】本発明による実施例を示す不揮発性記憶素子製
造中半工程断面図である。
造中半工程断面図である。
【図３】本発明による実施例を示す不揮発性記憶素子製
造後半工程断面図である。
造後半工程断面図である。
【図４】従来例による不揮発性記憶素子製造前半工程断
面図である。
面図である。
【図５】従来例による不揮発性記憶素子製造中半工程断
面図である。
面図である。
【図６】従来例による不揮発性記憶素子製造後半工程断
面図である。
面図である。
【図７】不揮発性記憶素子の平面図である。
【図８】不揮発性記憶素子の図７におけるＹＹ′直線方
向断面図である。
向断面図である。
【図９】従来例の不揮発性記憶素子のエネルギーバンド
構造図である。
構造図である。
【図１０】本発明による不揮発性記憶素子のエネルギー
バンド構造図である。
バンド構造図である。
【図１１】酸素イオン注入によるアスペリティの大きさ
を示す断面図である。
を示す断面図である。
１ Ｐ型シリコン基板 ２ チャネルストッパー ３ フィールド酸化膜 ４ａ ソース領域 ４ｂ ドレイン領域 ５ チャネル領域 ６ 第１ゲート絶縁膜（ＳｉＯ2） ７ ポリシリコン膜 ７ａ フローティングゲート（ポリシリコン） ７ｂ コントロールゲート（ポリシリコン） ８ ＯＮＯ膜 ８ｂ 第２ゲート絶縁膜（ＯＮＯ膜） ９ ＳＯＧ膜（層間絶縁膜） １０ アルミニウム膜 １１ アスペリティ １２ パッシベーション膜（Ｐ−ＳｉＮ膜） ＥV 価電子帯レベル ＥC 伝導帯レベル ＥF フエルミレベル
Claims (2)
- 【請求項１】 第１ゲート絶縁膜／フローティングゲー
ト／第２ゲート絶縁膜／コントロールを有する半導体装
置における不揮発性記憶素子の製造方法であって、 半導体基板上に前記第１ゲート絶縁膜を形成する工程
と、 前記第１ゲート絶縁膜上に、燐を導入した第１ポリシリ
コン膜を形成した後に、該第１ポリシリコン膜に所定量
の酸素をイオン注入し、パターニングすることにより前
記フローティングゲートを形成する工程と、 前記フローティングゲート上に前記第２ゲート絶縁膜を
形成する工程と、 前記第２ゲート絶縁膜上にボロンを導入した第２ポリシ
リコン膜を形成することにより前記コントロールゲート
を形成する工程を含むことを特徴とする不揮発性記憶素
子の製造方法。 - 【請求項２】 前記第１ポリシリコン膜への酸素導入量
を２〜１０重量％とすることを特徴とする請求項１記載
の不揮発性記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04133340A JP3141520B2 (ja) | 1992-05-26 | 1992-05-26 | 不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04133340A JP3141520B2 (ja) | 1992-05-26 | 1992-05-26 | 不揮発性記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226447A true JPH07226447A (ja) | 1995-08-22 |
| JP3141520B2 JP3141520B2 (ja) | 2001-03-05 |
Family
ID=15102437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04133340A Expired - Fee Related JP3141520B2 (ja) | 1992-05-26 | 1992-05-26 | 不揮発性記憶素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141520B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417449B1 (ko) * | 1996-01-05 | 2004-06-04 | 지멘스 악티엔게젤샤프트 | 대규모집적반도체메모리와그제조방법 |
| EP2421027A2 (en) * | 2010-08-18 | 2012-02-22 | Nxp B.V. | Memory device comprising a polycrystalline-silicon floating gate having impurities therein and manufacturing method thereof |
-
1992
- 1992-05-26 JP JP04133340A patent/JP3141520B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417449B1 (ko) * | 1996-01-05 | 2004-06-04 | 지멘스 악티엔게젤샤프트 | 대규모집적반도체메모리와그제조방법 |
| EP2421027A2 (en) * | 2010-08-18 | 2012-02-22 | Nxp B.V. | Memory device comprising a polycrystalline-silicon floating gate having impurities therein and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3141520B2 (ja) | 2001-03-05 |
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