JPH0534390A - パルス検出回路 - Google Patents
パルス検出回路Info
- Publication number
- JPH0534390A JPH0534390A JP19537591A JP19537591A JPH0534390A JP H0534390 A JPH0534390 A JP H0534390A JP 19537591 A JP19537591 A JP 19537591A JP 19537591 A JP19537591 A JP 19537591A JP H0534390 A JPH0534390 A JP H0534390A
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- flip
- pulse
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- 238000001514 detection method Methods 0.000 title claims abstract description 12
- 230000000630 rising effect Effects 0.000 abstract description 13
- 238000012360 testing method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012353 t test Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 クロック周期より短い幅の入力パルスも検出
可能とする。 【構成】 入力端子２１からの入力パルスの立上りでフ
リップフロップ２３がセットされ、フリップフロップ２
３のＱ出力は端子２８のクロックによりＤ形フリップフ
ロップ２５，２６，２７に順次取り込まれ、フリップフ
ロップ２６のＱ出力とフリップフロップ２７のｑ出力と
の論理積がＡＮＤ回路２９からパルス検出出力として出
力される。入力パルスの反転信号とフリップフロップ２
６のＱ出力との論理積がＡＮＤ回路２４でとられ、その
出力でフリップフロップ２３がリセットされる。
可能とする。 【構成】 入力端子２１からの入力パルスの立上りでフ
リップフロップ２３がセットされ、フリップフロップ２
３のＱ出力は端子２８のクロックによりＤ形フリップフ
ロップ２５，２６，２７に順次取り込まれ、フリップフ
ロップ２６のＱ出力とフリップフロップ２７のｑ出力と
の論理積がＡＮＤ回路２９からパルス検出出力として出
力される。入力パルスの反転信号とフリップフロップ２
６のＱ出力との論理積がＡＮＤ回路２４でとられ、その
出力でフリップフロップ２３がリセットされる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばイメージセン
サの試験時に、読み取り走査器からの起動パルスの検出
に利用されるパルス検出回路に関する。
サの試験時に、読み取り走査器からの起動パルスの検出
に利用されるパルス検出回路に関する。
【０００２】
【従来の技術】ＣＣＤ素子のようなイメージセンサの試
験は図４Ａに示すように、被試験ＣＣＤ素子１１に光を
入射し、読み取り走査器１２により被試験ＣＣＤ素子１
１を駆動し、被試験ＣＣＤ素子１１の出力をＡＤ変換器
１３でデジタル信号に変換して画像処理装置１４内のメ
モリ１５に取り込むが、この画像処理装置１４を動作さ
せるため、読み取り走査器１２の端子１６から起動パル
スを出力し、かつ読み取り走査器１２の端子１７からの
クロックＣＬＫにより、画像処理装置１４内のＤ形フリ
ップフロップ１８に前記起動パルスを取り込むと、Ｄ形
フリップフロップ１８の出力の立上りでメモリ１５に対
するデータの取込みが開始されるようにされていた。
験は図４Ａに示すように、被試験ＣＣＤ素子１１に光を
入射し、読み取り走査器１２により被試験ＣＣＤ素子１
１を駆動し、被試験ＣＣＤ素子１１の出力をＡＤ変換器
１３でデジタル信号に変換して画像処理装置１４内のメ
モリ１５に取り込むが、この画像処理装置１４を動作さ
せるため、読み取り走査器１２の端子１６から起動パル
スを出力し、かつ読み取り走査器１２の端子１７からの
クロックＣＬＫにより、画像処理装置１４内のＤ形フリ
ップフロップ１８に前記起動パルスを取り込むと、Ｄ形
フリップフロップ１８の出力の立上りでメモリ１５に対
するデータの取込みが開始されるようにされていた。
【０００３】
【発明が解決しようとする課題】図４Ａに示したように
Ｄ形フリップフロップ１８の１個のみを用いたパルス検
出回路においては、入力パルス、つまり図４Ａの場合の
起動パルスのパルス幅が、クロックＣＬＫの１周期以下
で、かつ入力パルスがクロックと非同期であったり、入
力パルスのクロックに対する位相（タイミング）が変更
される場合は、例えば図４Ｂに示すように１つのクロッ
クＣＬＫの立上りの直後に入力パルスが立上り、次のク
ロックＣＬＫの立上りの前に入力パルスが立下るとフリ
ップフロップ１８のＱ出力は低レベルのまゝであり、入
力パルスを検出することができない。つまり図４Ａの例
では起動パルスを検出することができず、メモリ１５に
被試験ＣＣＤ素子１１の出力を取り込むことができず、
試験をすることができない。
Ｄ形フリップフロップ１８の１個のみを用いたパルス検
出回路においては、入力パルス、つまり図４Ａの場合の
起動パルスのパルス幅が、クロックＣＬＫの１周期以下
で、かつ入力パルスがクロックと非同期であったり、入
力パルスのクロックに対する位相（タイミング）が変更
される場合は、例えば図４Ｂに示すように１つのクロッ
クＣＬＫの立上りの直後に入力パルスが立上り、次のク
ロックＣＬＫの立上りの前に入力パルスが立下るとフリ
ップフロップ１８のＱ出力は低レベルのまゝであり、入
力パルスを検出することができない。つまり図４Ａの例
では起動パルスを検出することができず、メモリ１５に
被試験ＣＣＤ素子１１の出力を取り込むことができず、
試験をすることができない。
【０００４】
【課題を解決するための手段】この発明によれば、入力
パルスによりセットリセットフリップフロップがセット
され、そのフリップフロップの出力が多段縦続接続され
たＤ形フリップフロップにクロックにより取り込まれ、
そのＤ形フリップフロップの終段のｑ出力と、これより
前段のＤ形フリップフロップのＱ出力との論理積が第１
ＡＮＤ回路により取られてパルス検出出力として出力さ
れる。また上記前段のＤ形フリップフロップのＱ出力と
入力パルスの反転信号との論理積が第２ＡＮＤ回路によ
り取られ、その出力により上記セットリセットフリップ
フロップがリセットされる。
パルスによりセットリセットフリップフロップがセット
され、そのフリップフロップの出力が多段縦続接続され
たＤ形フリップフロップにクロックにより取り込まれ、
そのＤ形フリップフロップの終段のｑ出力と、これより
前段のＤ形フリップフロップのＱ出力との論理積が第１
ＡＮＤ回路により取られてパルス検出出力として出力さ
れる。また上記前段のＤ形フリップフロップのＱ出力と
入力パルスの反転信号との論理積が第２ＡＮＤ回路によ
り取られ、その出力により上記セットリセットフリップ
フロップがリセットされる。
【０００５】
【実施例】図１にこの発明の実施例を示す。入力端子２
１からの入力パルスはゲート２２を通じてセットリセッ
トフリップフロップ２３のセット端子へ供給されると共
に、ゲート２２の反転出力端を通じて第２ＡＮＤ回路２
４の一方の入力側へ供給される。第２ＡＮＤ回路２４の
出力はセットリセットフリップフロップ２３のリセット
端子へ供給される。セットリセットフリップフロップ２
３のＱ出力は、Ｄ形フリップフロップ２５，２６，２７
の縦続接続の初段のデータ端子Ｄへ供給される。
１からの入力パルスはゲート２２を通じてセットリセッ
トフリップフロップ２３のセット端子へ供給されると共
に、ゲート２２の反転出力端を通じて第２ＡＮＤ回路２
４の一方の入力側へ供給される。第２ＡＮＤ回路２４の
出力はセットリセットフリップフロップ２３のリセット
端子へ供給される。セットリセットフリップフロップ２
３のＱ出力は、Ｄ形フリップフロップ２５，２６，２７
の縦続接続の初段のデータ端子Ｄへ供給される。
【０００６】これらＤ形フリップフロップ２５，２６，
２７の各トリガ端子には端子２８からクロックＣＬＫが
与えられる。終段のＤ形フリップフロップ２７のｑ出力
（Ｑ出力の反転出力）と、その前段のＤ形フリップフロ
ップ２６のＱ出力とが第１ＡＮＤ回路２９へ供給され
る。また、このＤ形フリップフロップ２６のＱ出力は第
２ＡＮＤ回路２４の他方の入力側へ供給される。
２７の各トリガ端子には端子２８からクロックＣＬＫが
与えられる。終段のＤ形フリップフロップ２７のｑ出力
（Ｑ出力の反転出力）と、その前段のＤ形フリップフロ
ップ２６のＱ出力とが第１ＡＮＤ回路２９へ供給され
る。また、このＤ形フリップフロップ２６のＱ出力は第
２ＡＮＤ回路２４の他方の入力側へ供給される。
【０００７】この構成において図２に示すように、クロ
ックＣＬＫの周期より短い入力パルスが入力端子２１に
入力されると、その入力パルスの立上り時点ｔ1 でセッ
トリセットフリップフロップ２３がセットされて、その
Ｑ出力が高レベルになる。次のクロックＣＬＫの立上り
で時点ｔ2 でフリップフロップ２３のＱ出力がＤ形フリ
ップフロップ２５に取り込まれ、そのＱ出力が高レベル
になり、そのＱ出力は更に次のクロックＣＬＫの立上り
時点ｔ3でＤ形フリップフロップ２６に取り込まれて、
そのＱ出力が高レベルになり、この高レベルとゲート２
２からの入力パルスの反転出力（図２Ｄ）の高レベルと
の論理積が第２ＡＮＤ回路２４でとられて、その出力
（図２Ｆ）が高レベルとなり、その高レベルの立上りに
より、セットリセットフリップフロップ２３がリセット
される（図２Ｃ）。
ックＣＬＫの周期より短い入力パルスが入力端子２１に
入力されると、その入力パルスの立上り時点ｔ1 でセッ
トリセットフリップフロップ２３がセットされて、その
Ｑ出力が高レベルになる。次のクロックＣＬＫの立上り
で時点ｔ2 でフリップフロップ２３のＱ出力がＤ形フリ
ップフロップ２５に取り込まれ、そのＱ出力が高レベル
になり、そのＱ出力は更に次のクロックＣＬＫの立上り
時点ｔ3でＤ形フリップフロップ２６に取り込まれて、
そのＱ出力が高レベルになり、この高レベルとゲート２
２からの入力パルスの反転出力（図２Ｄ）の高レベルと
の論理積が第２ＡＮＤ回路２４でとられて、その出力
（図２Ｆ）が高レベルとなり、その高レベルの立上りに
より、セットリセットフリップフロップ２３がリセット
される（図２Ｃ）。
【０００８】またこの時、Ｄ形フリップフロップ２７の
ｑ出力は高レベル（図２Ｇ）であるから、第１ＡＮＤ回
路２９の出力が高レベルとなり（図２Ｈ），出力端子か
ら入力パルスが到来したことを検出した出力が出力され
る。次のクロックＣＬＫの立上り時点ｔ4 でフリップフ
ロップ２６のＱ出力の高レベルがフリップフロップ２７
に取り込まれ、そのｑ出力が低レベルとなり（図２
Ｇ），第１ＡＮＤ回路２９の出力も低レベルに戻る。
ｑ出力は高レベル（図２Ｇ）であるから、第１ＡＮＤ回
路２９の出力が高レベルとなり（図２Ｈ），出力端子か
ら入力パルスが到来したことを検出した出力が出力され
る。次のクロックＣＬＫの立上り時点ｔ4 でフリップフ
ロップ２６のＱ出力の高レベルがフリップフロップ２７
に取り込まれ、そのｑ出力が低レベルとなり（図２
Ｇ），第１ＡＮＤ回路２９の出力も低レベルに戻る。
【０００９】次にクロックＣＬＫの周期よりも長い入力
パルスが入力された場合の動作を図３を参照して説明す
る。図２の場合と同様に、入力パルスの立上りでフリッ
プフロップ２３がセットされ（図３Ｃ），次のクロック
ＣＬＫの立上り時点ｔ2 でフリップフロップ２５に高レ
ベルが取り込まれ、更に次のクロックＣＬＫの立上り時
点ｔ3 でフリップフロップ２６に高レベルが取り込まれ
る。従って、第１ＡＮＤ回路２９で一致が得られ、パル
ス検出出力が得られる（図３Ｈ）。この時、ゲート２２
からの入力パルスの反転信号（図３Ｄ）が低レベルであ
るため、第２ＡＮＤ回路２４の出力は低レベルのまゝで
（図３Ｆ），フリップフロップ２３がリセットされな
い。
パルスが入力された場合の動作を図３を参照して説明す
る。図２の場合と同様に、入力パルスの立上りでフリッ
プフロップ２３がセットされ（図３Ｃ），次のクロック
ＣＬＫの立上り時点ｔ2 でフリップフロップ２５に高レ
ベルが取り込まれ、更に次のクロックＣＬＫの立上り時
点ｔ3 でフリップフロップ２６に高レベルが取り込まれ
る。従って、第１ＡＮＤ回路２９で一致が得られ、パル
ス検出出力が得られる（図３Ｈ）。この時、ゲート２２
からの入力パルスの反転信号（図３Ｄ）が低レベルであ
るため、第２ＡＮＤ回路２４の出力は低レベルのまゝで
（図３Ｆ），フリップフロップ２３がリセットされな
い。
【００１０】次のクロックＣＬＫの立上り時点ｔ4 でフ
リップフロップ２７に高レベルが取り込まれ、そのｑ出
力が図３Ｇに示すように低レベルとなり、第１ＡＮＤ回
路２９からのパルス検出出力は低レベルになる。入力パ
ルスが立下るとその時点ｔ5 に第２ＡＮＤ回路２４の両
入力が高レベルとなって、その出力が高レベルに立上り
（図３Ｆ），その立上りでフリップフロップ２３がリセ
ットされ、そのＱ出力が立下る（図３Ｃ）。この低レベ
ルが、これより順次発生するクロックＣＬＫの各立上り
で時点ｔ6 ，ｔ7 ，ｔ8 にフリップフロップ２５，２
６，２７に順次取り込まれ、初期状態に戻る。
リップフロップ２７に高レベルが取り込まれ、そのｑ出
力が図３Ｇに示すように低レベルとなり、第１ＡＮＤ回
路２９からのパルス検出出力は低レベルになる。入力パ
ルスが立下るとその時点ｔ5 に第２ＡＮＤ回路２４の両
入力が高レベルとなって、その出力が高レベルに立上り
（図３Ｆ），その立上りでフリップフロップ２３がリセ
ットされ、そのＱ出力が立下る（図３Ｃ）。この低レベ
ルが、これより順次発生するクロックＣＬＫの各立上り
で時点ｔ6 ，ｔ7 ，ｔ8 にフリップフロップ２５，２
６，２７に順次取り込まれ、初期状態に戻る。
【００１１】このように、この発明では入力パルスのパ
ルス幅のいかんにかゝわらず、入力パルスの立上りから
同じ遅れで同一パルス幅の検出出力が得られる。入力パ
ルスとクロックＣＬＫとが非同期の場合に、フリップフ
ロップ２５の出力にひげが生じることがあり、このひげ
をフリップフロップ２６で取り除くようにしている。従
って、入力パルスとクロックＣＬＫとが同期している場
合は、フリップフロップ２５を省略してフリップフロッ
プ２３のＱ出力を直接フリップフロップ２６へ供給して
もよい。図１の構成において図２から理解されるよう
に、入力パルスの立上りと、その直前のクロックＣＬＫ
の立上りが接近している場合に、初期状態に戻るのはク
ロックＣＬＫの約４周期後であるから、クロックＣＬＫ
の周波数の４分の１よりも遅い入力パルスを検出するこ
とができる。また入力パルスの幅はフリップフロップ２
３をセットすることができる最小パルス幅以上必要であ
り、入力パルスのパルス間隔はクロックＣＬＫの周期の
２倍以上必要である。
ルス幅のいかんにかゝわらず、入力パルスの立上りから
同じ遅れで同一パルス幅の検出出力が得られる。入力パ
ルスとクロックＣＬＫとが非同期の場合に、フリップフ
ロップ２５の出力にひげが生じることがあり、このひげ
をフリップフロップ２６で取り除くようにしている。従
って、入力パルスとクロックＣＬＫとが同期している場
合は、フリップフロップ２５を省略してフリップフロッ
プ２３のＱ出力を直接フリップフロップ２６へ供給して
もよい。図１の構成において図２から理解されるよう
に、入力パルスの立上りと、その直前のクロックＣＬＫ
の立上りが接近している場合に、初期状態に戻るのはク
ロックＣＬＫの約４周期後であるから、クロックＣＬＫ
の周波数の４分の１よりも遅い入力パルスを検出するこ
とができる。また入力パルスの幅はフリップフロップ２
３をセットすることができる最小パルス幅以上必要であ
り、入力パルスのパルス間隔はクロックＣＬＫの周期の
２倍以上必要である。
【００１２】
【発明の効果】以上述べたように、この発明によれば入
力パルスの幅がクロックＣＬＫの１周期以下であって
も、その入力パルスの到来を検出することができる。従
って、例えば図４に示したイメージセンサの試験におけ
る画像処理装置１４に対する起動パルスの取り込み部分
に、この発明を適用すれば起動パルスを必ず検出でき、
被試験素子の出力データを取りそこなうことはない。
力パルスの幅がクロックＣＬＫの１周期以下であって
も、その入力パルスの到来を検出することができる。従
って、例えば図４に示したイメージセンサの試験におけ
る画像処理装置１４に対する起動パルスの取り込み部分
に、この発明を適用すれば起動パルスを必ず検出でき、
被試験素子の出力データを取りそこなうことはない。
【図１】この発明の実施例を示す論理回路図。
【図２】入力パルス幅がクロック周期より短い場合の図
１の動作例を示すタイムチャート。
１の動作例を示すタイムチャート。
【図３】入力パルス幅がクロック周期より長い場合の図
１の動作例を示すタイムチャート。
１の動作例を示すタイムチャート。
【図４】Ａは従来のパルス検出回路を用いたイメージセ
ンサ試験装置の概略を示すブロック図、Ｂはその検出で
きない状態を示すタイムチャートである。
ンサ試験装置の概略を示すブロック図、Ｂはその検出で
きない状態を示すタイムチャートである。
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力パルスによりセットされるセットリ
セットフリップフロップと、 そのセットリセットフリップフロップの出力が供給さ
れ、クロックで取り込まれる複数の縦続接続されたＤ形
フリップフロップと、 これらＤ形フリップフロップの終段のｑ出力と、これよ
り前段のＤ形フリップフロップのＱ出力との論理積をと
り、パルス検出出力として出力する第１ＡＮＤ回路と、 上記前段のＤ形フリップフロップのＱ出力と、上記入力
パルスの反転信号との論理積をとって、上記セットリセ
ットフリップフロップをリセットする第２ＡＮＤ回路
と、 を具備するパルス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19537591A JPH0534390A (ja) | 1991-08-05 | 1991-08-05 | パルス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19537591A JPH0534390A (ja) | 1991-08-05 | 1991-08-05 | パルス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534390A true JPH0534390A (ja) | 1993-02-09 |
Family
ID=16340124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19537591A Withdrawn JPH0534390A (ja) | 1991-08-05 | 1991-08-05 | パルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534390A (ja) |
-
1991
- 1991-08-05 JP JP19537591A patent/JPH0534390A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |