JPH05344113A

JPH05344113A - フレーム同期回路

Info

Publication number: JPH05344113A
Application number: JP4177523A
Authority: JP
Inventors: Hironori Sugano; 裕紀菅野; Tetsuya Wakao; 哲也若生; Koji Chiba; 耕司千葉
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; NTT Inc
Priority date: 1992-06-11
Filing date: 1992-06-11
Publication date: 1993-12-24

Abstract

(57)【要約】（修正有）【目的】フレーム同期回路の小型化、低消費電力化を
図る。【構成】受信データの直並列変換回路３１、同期パタ
ーンを記憶する同期パターン指定レジスタ３２、この出
力同期パターンのｎ分割同期パターンが入力される並直
列変換器３３-1〜３３-n、直並列変換器３１のｎ分割並
列受信データが入力される並直列変換器３４-1〜３４-
n、並直列変換器３３-1〜３３-nの出力ビットと並直列
変換器３４-1〜３４-nの出力ビットとをそれぞれ対応し
て比較する複数ビット比較回路３５、および、その比較
結果の一致／不一致のビット数に基づいて同期パターン
検出の有無を判定する同期パターン検出回路３６を備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＴＤＭＡなどフレーム同
期を用いる通信機器等に使用されるフレーム同期回路に
関するものである。

【０００２】フレーム同期を用いる通信機器一般、ある
いはフレーム同期を使用する通信機能を持った電子機器
においては、高機能化、小型化、低消費電力化が一般的
な課題となっており、したがってフレーム同期回路を小
型化、低消費電力化することが必要とされる。

【０００３】

【従来の技術】図９にはフレーム同期回路の従来例が示
される。ここで、受信データはフレーム構成を持つシリ
アルなバースト信号である。このフレームにはフレーム
同期パターンとしてユニークワードＵＷ（同期語）が含
まれており、このユニークワードＵＷとしてはＵＷ１〜
ＵＷＡのＡ個の種類がある。

【０００４】６は直並列変換器（以下、Ｓ／Ｐ変換器と
記する）であり、シリアル入力される受信データを、１
ビット入力される毎に逐次に、Ｎビット並列データに直
並列変換して出力する。このＮビット並列受信データは
Ａ個の一致検出回路８-1〜８-Aにそれぞれ並列に入力さ
れる。一致検出回路８-1〜８-Aは、Ａ個のユニークワー
ドＵＷ１〜ＵＷＡにそれぞれ対応して設けられており、
それぞれ対応するユニークワードＵＷを検出する機能を
持つ。

【０００５】この一致検出回路８は、ユニークワード
（ＵＷ）指定レジスタ１０、並直列変換器（以下、Ｐ／
Ｓ変換器と記する）８１、８２、比較回路８３、誤り許
容数設定レジスタ１２、誤り計数回路１３、ウィンドウ
幅指定レジスタ１４、ウィンドウ制御回路１５等を含み
構成される。

【０００６】この一致検出回路８の比較回路周辺の詳細
な構成が図１０に示される。Ｓ／Ｐ変換器６からの並列
受信データは、シフトレジスタからなるＰ／Ｓ変換器８
１に入力されて内部処理クロックＣＬＫ_INで直並列変換
され、そのシリアル出力ビットは、ＸＯＲ回路からなる
比較回路８３の一つの入力端子にシリアル入力される。

【０００７】またＵＷ指定レジスタ１０にはユニークワ
ードＵＷのＮビットのＵＷパターンが格納されていて、
このＵＷパターンは、受信データが１ビット入力される
毎に、シフトレジスタからなるＰ／Ｓ変換器８２に並列
入力され、内部処理クロックＣＬＫ_INで直並列変換さ
れ、そのシリアル出力ビットは比較回路８３の他の入力
端子にシリアル入力される。

【０００８】ここで、図１１の〔Ａ〕に示されるよう
に、内部処理クロックＣＬＫ_INは受信クロックＣＬＫ_R
のＮ倍の周波数となっている。したがってＰ／Ｓ変換器
８１、８２は、Ｓ／Ｐ変換器６へ受信データが１ビット
入力される周期で、並列入力されたＮビットデータを全
て直列データに変換して出力する。

【０００９】比較回路８３はＰ／Ｓ変換器８１と８２か
らそれぞれシリアルに出力される出力ビットを１ビット
ずつその一致／不一致を比較し、不一致時に“１”の不
一致ビットを出力する。この不一致ビットの数は、加算
器１３１とフリップフロップ１３２からなるアキューム
レータによって累算される。したがって、その合計値は
Ｓ／Ｐ変換器６から出力される並列受信データとＵＷ指
定レジスタに格納されたユニークワードＵＷとを各ビッ
ト対応に比較した不一致ビットの数となる。

【００１０】判定回路１３５はこの不一致のビット数ａ
を、誤り許容数設定レジスタ１２に設定されたユニーク
ワード検出条件としての誤り許容数ｂと比較し、この誤
り許容数ｂ以下であれば、現在入力した受信データがユ
ニークワードＵＷであると判定し、一致検出信号を出力
する。

【００１１】この出力された一致検出信号は、次に図９
に示されるウィンドウ制御回路１５に入力される。ウィ
ンドウ制御回路１５にはウィンドウ幅指定レジスタ１４
からウィンドウ幅データが入力される。ウィンドウ制御
回路１５はユニークワードの到来予測位置にそのウィン
ドウ幅のウィンドウを生成し、一致検出信号がそのウィ
ンドウ内にあるか否かを判定するようになっており、そ
れによりユニークワードＵＷと類似した受信データによ
る検索範囲外での一致検出信号をマスクして、正しい一
致検出信号だけを保護段数計数回路２を通って同期判定
保護回路３に出力する。

【００１２】なお、保護段数計数回路２、同期判定保護
回路３、カウンタ４、デコーダ５等は同期保護を行うた
めの回路であり、これらは従来から一般的な回路である
ので、詳細な説明は省略する。

【００１３】以上の基本的動作をする回路を、使用する
ユニークワードＵＷの個数だけ組み合わせて（この従来
例ではＡ個の回路を組み合わせている）、それらの回路
を並列動作させることで、フレーム同期回路を構成する
ものである。

【００１４】一方、上述の回路ではハードウェア量が大
きくなるが、ハードウェアを削減するためには、一つの
一致検出回路を複数のユニークワードＵＷに対して時分
割的に使用すればよい。この例として、二つのユニーク
ワードＵＷ１、ＵＷ２を検出する場合が図１１の〔Ｂ〕
に示される。すなわち、内部処理クロックＣＬＫ_INの周
波数を受信クロックＣＬＫ_Rの２Ｎ倍とし、受信データ
の１ビット期間の前半でユニークワードＵＷ１の検索を
行い、後半でユニークワードＵＷ２の検索を行う。

【００１５】これを一般的に言えば、検出すべきユニー
クワードＵＷが一つだけの時の内部動作クロックＣＬＫ
_INの周波数をｆ₁とすると、検出すべきユニークワード
ＵＷの数がＡ個となった時には、その内部動作クロック
ＣＬＫ_INの周波数ｆ_Aは、ｆ_A＝ｆ₁×Ａとなる。

【００１６】

【発明が解決しようとする課題】上述したように、検出
するユニークワードＵＷの数が複数ある場合、それを図
９の回路のように、それぞれ別個の一致検出回路を並列
に動作させて検出するように回路を構成すると、ハード
ウェア量が増大してしまう。

【００１７】そこで、図１１の〔Ｂ〕の例で説明したよ
うに、一つの一致検出回路を時分割的に用いて複数のユ
ニークワードＵＷを検出するように構成すると、その内
部動作クロックの周波数が高くなり、これは消費電流を
増加させ、消費電力を大きくする。

【００１８】また、１個のユニークワードＵＷだけを検
出する場合でも、その内部動作クロックＣＬＫ_INは受信
クロックＣＬＫ_Rに対してかなり高速であるため消費電
流が大きくなるので、この内部動作クロックの周波数を
できるだけ下げて低消費電圧化を図ることが必要であ
る。

【００１９】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、フレーム同期回路
の小型化、低消費電力化を図ることにある。

【００２０】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明のフレーム同期回路は、第１の形
態として、受信データを直並列変換する直並列変換回路
３１、同期パターンを記憶する同期パターン指定レジス
タ３２、同期パターン指定レジスタ３２から出力される
同期パターンをｎ分割した分割同期パターンがそれぞれ
入力されるｎ個の同期パターン用並直列変換器３３-1〜
３３-n、直並列変換器３１の並列出力をｎ分割した分割
並列受信データがそれぞれ入力されるｎ個の受信データ
用並直列変換器３４-1〜３４-n、ｎ個の同期パターン用
並直列変換器３３-1〜３３-nの出力ビットとｎ個の受信
データ用並直列変換器３４-1〜３４-nの出力ビットとを
それぞれ対応する同期パターン用並直列変換器と受信デ
ータ用並直列変換器同士で比較する複数ビット比較回路
３５、および、複数ビット比較回路３５の比較結果の一
致／不一致のビット数に基づいて同期パターン検出の有
無を判定する同期パターン検出回路３６を備えたもので
ある。

【００２１】上述の同期パターン検出回路は、ビット比
較回路の比較結果の一致／不一致のビット数を計数する
誤り計数回路、同期パターン検出条件としての誤り許容
数を記憶する誤り許容数設定レジスタ、および、誤り許
容数設定レジスタの誤り許容数と計数回路の計数値とを
比較して同期パターン検出条件を満たすか否かを判定す
る判定回路から構成することができる。

【００２２】また本発明のフレーム同期回路は、第２の
形態として、上述のフレーム同期回路において、同期パ
ターンが複数種類あり、そのうちの一つを選択手段で順
次に選択してｎ個の同期パターン用並直列変換器に入力
するよう構成される。

【００２３】また本発明のフレーム同期回路は、第３の
形態として、上述の第２のフレーム同期回路において、
検出条件としての誤り許容数が該複数種類の同期パター
ンに応じて複数あり、そのうちから上記選択手段で選択
した同期パターンに対応した誤り許容数を第２の選択手
段で選択して判定回路に入力するよう構成される。

【００２４】また本発明のフレーム同期回路は、第４の
形態として、上述の第１の形態のフレーム同期回路と第
２の形態のフレーム同期回路を組み合わせ、各フレーム
同期回路における直並列変換回路を共通に使用するよう
に構成したものである。

【００２５】

【作用】第１の形態のフレーム同期回路では、直並列変
換回路３１で受信データを直並列変換し、その直並列変
換した並列受信データをｎ分割して各分割並列受信デー
タをそれぞれｎ個の受信データ用並直列変換器３４-1〜
３４-nに入力する。一方、同期パターン指定レジスタ３
２から出力される同期パターンをｎ分割し、その分割同
期パターンをそれぞれｎ個の同期パターン用並直列変換
器３３-1〜３３-nに入力する。

【００２６】複数ビット比較回路３５ではこのｎ個の同
期パターン用並直列変換器３３-1〜３３-nの出力ビット
とｎ個の受信データ用並直列変換器３４-1〜３４-nの出
力ビットとを、それぞれ対応する同期パターン用並直列
変換器と受信データ用並直列変換器同士でｎビットずつ
同時に比較する。同期パターン検出回路３６はこの複数
ビット比較回路３５の比較結果の一致／不一致のビット
数に基づいて同期パターン検出の有無を判定する。

【００２７】このように複数ビット比較回路３５では受
信データと同期パターンとのビットの一致／不一致をｎ
ビットずつ同時に行っているので、内部動作クロックの
周波数を従来の１／ｎとすることができる。

【００２８】また第２の形態のフレーム同期回路では、
検出すべき同期パターンが複数種類ある場合、そのうち
の一つを選択手段で順次に選択してｎ個の同期パターン
用並直列変換器に入力する。これにより複数の同期パタ
ーンを小規模な回路で、かつ内部動作クロックの低くし
て検出することが可能となる。

【００２９】また第３の形態のフレーム同期回路では、
検出条件としての誤り許容数を上記の複数種類の同期パ
ターンに応じて複数設け、そのうちから上記選択手段で
選択した同期パターンに対応した誤り許容数を第２の選
択手段で選択して判定回路に入力する。これにより同期
パターンの種類に応じてその同期パターンの検出条件を
変えることができる。

【００３０】また第４の形態のフレーム同期回路では、
上述の第１の形態のフレーム同期回路と第２の形態のフ
レーム同期回路を組み合わせることにより、例えば検出
条件等が同じ複数の同期パターンとそれとは検出条件が
異なる他の一つの同期パターンの検索を同時に行うこと
ができる。

【００３１】

【実施例】以下、図面を参照して本発明の実施例を説明
する。本発明の一実施例としてのフレーム同期回路が図
２に示される。このフレーム同期回路は、ユニークワー
ドＵＷとしてＵＷ１〜ＵＷＡのＡ個のユニークワードを
検出するものであり、各ユニークワードＵＷのビット数
Ｂは６ｎビットである（但し、ｎは２以上、Ｂ未満の整
数）。

【００３２】シリアルの受信データはＳ／Ｐ変換器６を
介して一致検出回路１に入力される。一致検出回路１
は、Ａ個のＵＷ指定レジスタ１０-1〜１０-A、複数ビッ
ト同時比較回路１１、Ａ個の誤り許容数設定レジスタ１
２-1〜１２-A、誤り計数回路１３、Ａ個のウィンドウ幅
指定レジスタ１４-1〜１４-A、ウィンドウ制御回路１５
等からなる。

【００３３】ここで、ＵＷ指定レジスタ１０-1〜１０-A
には、それぞれユニークワードＵＷ１〜ＵＷＡのビット
パターン（６ｎビット）が格納される。また誤り許容数
設定レジスタ１２-1〜１２-Aには、各ユニークワードＵ
Ｗ１〜ＵＷＡ対応に、それぞれのユニークワードＵＷ１
〜ＵＷＡの検出条件としての誤り許容ビット数ｂが格納
される。まだウィンドウ幅指定レジスタ１４-1〜１４-A
には各ユニークワードＵＷ１〜ＵＷＡ対応に、それぞれ
のユニークワードＵＷ１〜ＵＷＡのウィンドウ幅が格納
される。

【００３４】一致検出回路１からは各ユニークワードＵ
Ｗ１〜ＵＷＡにそれぞれ対応して一致検出信号が出力さ
れ、それらはそれぞれ同期段数計数回路２-1〜２-Aを介
して同期判定保護回路３に入力される。

【００３５】図３には複数ビット同時比較回路１１の周
辺の詳細な構成例が、また図４には誤り計数回路１３の
周辺の詳細な構成例が示される。

【００３６】図３において、ＵＷ指定レジスタのユニー
クワードＵＷをビット比較のために並直列変換する回路
としてシフトレジスタからなるｎ個のＵＷ用Ｐ／Ｓ変換
器１１２-1〜１１２-nが設けられる。また受信データを
ビット比較するために並直列変換する回路としてシフト
レジスタからなるｎ個の受信データ用Ｐ／Ｓ変換器１１
３-1〜１１３-nが設けれる。これらのＰ／Ｓ変換器１１
２-1〜１１２-n、１１３-1〜１１３-nはそれぞれ６ビッ
ト並列データが入力されてそれを直列データに変換する
ものである。

【００３７】ＵＷ指定レジスタ１０-1〜１０-Aの各出力
はセレクタ１１１に入力されており、このセレクタ１１
１によってそのうちの一つが選択されて出力される。こ
こでＵＷ指定レジスタ１０の出力のＵＷパターンは６ｎ
ビットであるが、セレクタ１１１の出力側では、このＵ
Ｗパターンは６ビットずつにｎ分割されて、それぞれｎ
個のＵＷ用Ｐ／Ｓ変換器１１２-1〜１１２-nに分配入力
される。すなわち、ＵＷパターンの６ｎビットをＢ(1)
〜Ｂ(6n) とすると、Ｂ(1) 〜Ｂ(6) の６ビットはＵＷ
用Ｐ／Ｓ変換器１１２-1に、Ｂ(7) 〜Ｂ(12)の６ビット
はＵＷ用Ｐ／Ｓ変換器１１２-2に、・・・Ｂ(6n-5)〜Ｂ
(6n)の６ビットはＵＷ用Ｐ／Ｓ変換器１１２-nに入力さ
れる。

【００３８】同様に、Ｓ／Ｐ変換器６から出力される６
ｎビットの並列受信データもｎ分割され、ユニークワー
ド側と同様にｎ個の受信データ用Ｐ／Ｓ変換器１１３-1
〜１１３-nに分配入力される。すなわち、並列受信デー
タの６ｎビットをＢ(1) 〜Ｂ(6n)とすると、Ｂ(1) 〜Ｂ
(6) の６ビットは受信データ用Ｐ／Ｓ変換器１１３-1
に、Ｂ(7) 〜Ｂ(12)の６ビットは受信データ用Ｐ／Ｓ変
換器１１３-2に、・・・Ｂ(6n-5)〜Ｂ(6n)の６ビットは
受信データ用Ｐ／Ｓ変換器１１３-nに入力される。

【００３９】比較回路１１４はｎ個のＸＯＲ回路１１４
-1〜１１４-nからなっており、ＵＷ用Ｐ／Ｓ変換器１１
２-1〜１１２-nと受信データ用Ｐ／Ｓ変換器１１３-1〜
１１３-nの出力ビットは、それぞれ対応するもの同士で
ビットの一致／不一致を比較できるように、ＵＷ用Ｐ／
Ｓ変換器１１２-1と受信データ用Ｐ／Ｓ変換器１１３-1
の出力ビットがＸＯＲ回路１１４-1に・・・というよう
に対応する組の出力ビットがＸＯＲ回路１１４-1〜１１
４-nにそれぞれ入力される。これにより比較回路１１４
ではｎビットの同時比較ができる。

【００４０】図４において、誤り計数回路１３は、加算
器回路１３１、フリップフロップ１３２、セレクタ１３
４、誤り数比較回路１３５等を含み構成される。加算回
路１３１とフリップフロップ１３２はアキュームレータ
の構成となっており、加算回路１３１は比較回路１１４
からのｎ個の不一致ビット信号が入力されてそれらを前
回の積算値と加算する。その加算結果の不一致ビット数
ａはフリップフロップ１３２を介して誤り数比較回路１
３５に入力される。

【００４１】セレクタ１３４は、誤り許容数設定レジス
タ１２-1〜１２-Aのうちから、セレクタ１１１で選択し
たユニークワードＵＷに対応した誤り許容数設定レジス
タを選択してその誤り許容数ｂを誤り数比較回路１３５
に入力する。誤り数比較回路１３５は、不一致ビット数
ａが誤り許容数ｂ以下であれば（すなわち、ａ≦ｂ、で
あれば）、一致検出信号を出力する。

【００４２】この実施例回路の動作を図５のタイムチャ
ートを参照して以下に説明する。図３において、受信デ
ータは、１ビット入力される度に、Ｓ／Ｐ変換器６によ
って６ｎビットの並列データに直並列変換され、この並
列受信データは６ビットずつｎ分割されてそれぞれ受信
データ用Ｐ／Ｓ変換器１１３-1〜１１３-nに入力され
る。

【００４３】またセレクタ１１１は最初はＵＷ指定レジ
スタ１０-1を選択し、そのユニークワードＵＷ１のパタ
ーンはｎ分割されてそれぞれＵＷ用Ｐ／Ｓ変換器１１２
-1〜１１２-nに入力される。

【００４４】そして、これらの並列入力データはＵＷ用
Ｐ／Ｓ変換器１１２-1〜１１２-nと受信データ用Ｐ／Ｓ
変換器１１３-1〜１１３-nからそれぞれ１ビットずつシ
リアルに読み出され、対応するユニークワードＵＷのビ
ットと受信データのビット同士の一致／不一致が比較回
路１１４の各ＸＯＲ回路１１４-1〜１１４-nで比較され
る。すなわち、比較回路１１４では、受信データとユニ
ークワードＵＷ１とのビットの一致／不一致をｎビット
ずつ同時に比較している。この不一致ビットの数は図４
の誤り計数回路１３の加算回路１３１で順次に累算され
る。

【００４５】したがってユニークワードＵＷ１について
は、内部動作クロックＣＬＫ_INが６クロックで、受信デ
ータとＵＷ指定レジスタ１０-1に格納されたユニークワ
ードＵＷ１のパターンとの不一致のビット数ａを計算す
ることができる。

【００４６】この計算結果である不一致ビット数ａは図
４の誤り数比較回路１３５に入力され、セレクタ１３４
で選択されたユニークワードＵＷ１の誤り許容数ｂと比
較され、不一致ビット数ａが誤り許容数ｂ以下であると
いう検出条件を満たせば、ユニークワードＵＷ１の一致
検出信号が出力される。

【００４７】ユニークワードＵＷ１の検索が終了した
ら、次に続く内部動作クロックＣＬＫ_INの６ビットでユ
ニークワードＵＷ２の検索が行われ、同様にしてＡ個目
のユニークワードＵＷＡまで検索が行われる。したがっ
て、内部クロックは受信クロックの１クロックに対して
６×Ａクロックとなる。

【００４８】図２において、後段のウィンドウ制御回路
１５では、各ユニークワードＵＷ１〜ＵＷＡの検出信号
に対して、ウィンドウ基準タイミング信号をもとに、カ
ウンタ４とデコーダ５とウィンドウ幅指定レジスタ１４
-1〜１４-Aを含み構成される回路によって、Ａ個のユニ
ークワードＵＷ１〜ＵＷＡのそれぞれについて個別にウ
ィンドウ判定（各ユニークワードＵＷ１〜ＵＷＡの一致
検出信号が各ユニークワードＵＷ１〜ＵＷＡに対応する
ウィンドウ内にあるか否かの判定）をすることにより、
ユニークワードＵＷと類似した受信データによる検索範
囲外での一致検出信号をマスクして正しい検出を行い、
一致検出信号を同期判定保護回路３に出力する動作を各
ユニークワード毎に行うことができる。

【００４９】この実施例のようにすると、内部動作クロ
ックＣＬ_INの周波数ｆ_nは、ｆ_n＝ｆ₁×Ａ／ｎとなる。但し、ｆ₁は前述したようにユニークワードＵ
Ｗが一つの場合の従来回路の内部動作クロックの周波
数、ＡはユニークワードＵＷが複数の場合のユニークワ
ードＵＷの個数である。

【００５０】この時に、受信データ( ビットレートをＣ
bps とする) を１ビット受信するに要する時間は1 ／Ｃ
であり、この時間内にＡ個のユニークワードＵＷ１〜Ｕ
ＷＡの一致検出動作を行うためには、内部動作クロック
の周波数をＤHz、複数同時比較する数（すなわち並列受
信データを分割する数）をｎ、ユニークワードＵＷのビ
ット数をＢとした時、下記の条件Ｃ≧（Ａ×Ｂ）／（Ｄ×ｎ）が満たされればよく、これにより全ユニークワードＵＷ
１〜ＵＷＡのビットの比較が可能となる。

【００５１】図６および図７には本発明の他の実施例が
示される。この実施例は、検出対象となるユニークワー
ドＵＷを、２０ビットの２種類のユニークワードＵＷ
１、ＵＷ２と、３２ビットの１種類のユニークワードＵ
Ｗ３との合計３種類にした場合のものである。なお、図
中、前述の実施例と同じような機能を持った回路部品に
は同じ参照番号を付してある。

【００５２】図６において、ＵＷ指定レジスタ１０-1と
１０-2は２０ビットデータを格納するレジスタで、それ
ぞれユニークワードＵＷ１とＵＷ２のＵＷパターンが格
納されている。またＵＷ指定レジスタ１０-3は３２ビッ
トデータを格納するレジスタで、ユニークワードＵＷ３
のＵＷパターンが格納されている。

【００５３】セレクタ１１１はＵＷ指定レジスタ１０-1
と１０-2の一方を選択する回路で、その選択されたＵＷ
パターン出力は１０ビットずつに２分割され、ＵＷ用Ｐ
／Ｓ変換器１１２-1、１１２-2にそれぞれ入力される。
またＵＷ指定レジスタ１０-3のＵＷ３パターン出力は１
６ビットずつに２分割され、ＵＷ用Ｐ／Ｓ変換器１１６
-1、１１６-2に入力される。

【００５４】シリアルな受信データはＳ／Ｐ変換器６で
３２ビットの並列受信データに変換され、この３２ビッ
ト並列受信データを１６ビットずつにＭＳＢ側とＬＳＢ
側に２分割したものをそれぞれ受信データ用Ｐ／Ｓ変換
器１１５-1、１１５-2に入力するとともに、３２ビット
並列受信データ中の例えばＬＳＢ側から１０ビットを受
信データ用Ｐ／Ｓ変換器１１３-1に、次の１１ビット〜
２０ビットを受信データ用Ｐ／Ｓ変換器１１３-2に入力
する。なお、２０ビットＵＷと３２ビットＵＷのタイミ
ング関係によっては、ＭＳＢ側から１０ビットずつ２分
割して各受信データ用Ｐ／Ｓ変換器１１３-1、１１３-2
に入力する構成なども可能である。

【００５５】ＵＷ用Ｐ／Ｓ変換器１１２-1、１１２-2と
受信データ用Ｐ／Ｓ変換器１１３-1、１１３-2との各出
力ビットはそれぞれＸＯＲ回路１１４-1、１１４-2で比
較され、その比較結果が加算回路１１８に入力される。
またＵＷ用Ｐ／Ｓ変換器１１６-1、１１６-2と受信デー
タ用Ｐ／Ｓ変換器１１５-1、１１５-2との各出力ビット
はそれぞれＸＯＲ回路１１７-1、１１７-2で比較され、
その比較結果が加算回路１１９に入力される。

【００５６】この後段の誤り計数回路は前述の実施例と
同様であり、図７に示されるように、ユニークワードＵ
Ｗ１とＵＷ２側の誤り計数回路は、加算回路１３１とフ
リップフロップ１３２と誤り許容数設定レジスタ１２-1
と誤り数比較回路１３５からなり、誤り許容数設定レジ
スタ１２-1にはユニークワードＵＷ１とＵＷ２に共通な
検出条件としての誤り許容数が格納されている。一方、
ユニークワードＵＷ３側の誤り計数回路は、加算回路１
３６とフリップフロップ１３７と誤り許容数設定レジス
タ１２-3と誤り数比較回路１３８からなり、誤り許容数
設定レジスタ１２-3にはユニークワードＵＷ３の検出条
件としての誤り許容数が格納されている。

【００５７】さらに後段のウィンドウ制御回路および保
護段数計数回路は、ユニークワードＵＷ１とＵＷ２用と
ユニークワードＵＷ３用の２系統の回路がある点を除い
て前述の実施例のものと同じであるので、詳細な説明は
省く。

【００５８】この実施例回路の動作を図８を参照して以
下に説明する。ユニークワードＵＷ１とＵＷ２の検索動
作は前述の実施例の場合と同じであり、受信データの１
ビット期間中の前半側で内部動作クロックＣＬＫ_INを１
０クロック用いてユニークワードＵＷ１の検索が行わ
れ、それに続いて内部動作クロックＣＬＫ_INを１０クロ
ック用いてユニークワードＵＷ２の検索が行われる。複
数ビット同時比較回路における各ユニークワードＵＷ１
とＵＷ２の検索は２ビット同時比較による。

【００５９】ユニークワードＵＷ３の検索は、ユニーク
ワードワードＵＷ１とＵＷ２の検索と並行して行われ
る。すなわち、受信データの１ビット期間中の前半側で
内部動作クロックＣＬＫ_INを１６クロック用いてユニー
クワードＵＷ３の検索が行われる。複数ビット同時比較
回路におけるユニークワードＵＷ３の検索も２ビット同
時比較による。

【００６０】後段の回路の動作は前述の実施例と同様で
ある。すなわち、誤り計数回路では、比較した結果を加
算し、誤り許容数と比較して一致検出判定を行う。ウィ
ンドウ制御回路でウィンドウ内の一致検出かを判定した
後、保護段数計数回路で保護段数の計数を行い、最後に
同期判定を行う。

【００６１】

【発明の効果】以上に説明したように、本発明によれ
ば、内部動作クロックの周波数を低くおさえ、なおかつ
回路規模の増加も抑えることができるので、フレーム同
期回路の小型化、低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としてのフレーム同期回路を
示す図である。

【図３】実施例回路における複数ビット同時比較回路の
構成例を示す図である。

【図４】実施例回路における誤り数計数回路の構成例を
示す図である。

【図５】実施例回路のタイムチャートである。

【図６】本発明の他の実施例としてのフレーム同期回路
の複数ビット同時比較回路の構成例を示す図である。

【図７】本発明の他の実施例としてのフレーム同期回路
の誤り計数回路、ウィンドウ制御回路、保護段数計数回
路等の構成例を示す図である。

【図８】他の実施例回路のタイムチャートである。

【図９】フレーム同期回路の従来例を示す図である。

【図１０】従来例回路の一致検出回路部分の構成例を示
す図である。

【図１１】従来例回路のタイムチャートである。

【符号の説明】

１一致検出回路２-1〜２-A 保護段数計数回路３同期判定保護回路４カウンタ５デコーダ６Ｓ／Ｐ変換器１０-1〜１０-A ＵＷ指定レジスタ１１複数ビット同時比較回路１２-1〜１２-A 誤り許容数設定レジスタ１３誤り計数回路１４-1〜１４-A ウィンドウ幅指定レジスタ１５ウィンドウ制御回路１１１、１３４セレクタ１１２-1〜１１２-n、１１６-1、１１６-2 ＵＷ用Ｐ／
Ｓ変換器１１３-1〜１１３-n、１１５-1、１１５-2 受信データ
用Ｐ／Ｓ変換器１１４比較回路１１４-1〜１１４-n ＸＯＲ回路（排他的論理和回路）１３１、１１８、１１９、１３６加算回路１３２、１３７フリップフロップ１３５誤り数比較回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者千葉耕司東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】受信データを直並列変換する直並列変換
回路（３１）、同期パターンを記憶する同期パターン指定レジスタ（３
２）、該同期パターン指定レジスタから出力される同期パター
ンをｎ分割した分割同期パターンがそれぞれ入力される
ｎ個の同期パターン用並直列変換器（３３-1〜３３-
n）、該直並列変換器の並列出力をｎ分割した分割並列受信デ
ータがそれぞれ入力されるｎ個の受信データ用並直列変
換器（３４-1〜３４-n）、該ｎ個の同期パターン用並直列変換器の出力ビットと該
ｎ個の受信データ用並直列変換器の出力ビットとをそれ
ぞれ対応する同期パターン用並直列変換器と受信データ
用並直列変換器同士で比較する複数ビット比較回路（３
５）、および、該複数ビット比較回路の比較結果の一致／不一致のビッ
ト数に基づいて同期パターン検出の有無を判定する同期
パターン検出回路（３６）を備えたフレーム同期回路。
【請求項２】該同期パターン検出回路は、該ビット比較回路の比較結果の一致／不一致のビット数
を計数する誤り計数回路、同期パターン検出条件としての誤り許容数を記憶する誤
り許容数設定レジスタ、および、該誤り許容数設定レジスタの誤り許容数と該計数回路の
計数値とを比較して同期パターン検出条件を満たすか否
かを判定する判定回路からなる請求項１記載のフレーム
同期回路。
【請求項３】該同期パターンは複数種類あり、そのう
ちの一つを選択手段で順次に選択して該ｎ個の同期パタ
ーン用並直列変換器に入力するよう構成された請求項１
または２記載のフレーム同期回路。
【請求項４】該検出条件としての誤り許容数は該複数
種類の同期パターンに応じて複数あり、そのうちから上
記選択手段で選択した同期パターンに対応した誤り許容
数を第２の選択手段で選択して該判定回路に入力するよ
う構成された請求項３記載のフレーム同期回路。
【請求項５】請求項１記載のフレーム同期回路と請求
項３記載のフレーム同期回路を組み合わせ、各フレーム
同期回路における直並列変換回路は共通に使用するよう
に構成されたフレーム同期回路。