JPH05344114A - 同期検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 チャネル同期の確立を即時に実現できる、低
速回路を使用した同期検出装置を提供する。 【構成】 ビット直並列変換回路１およびバイト直並列
変換回路２を通過した信号のフレーム同期およびチャネ
ル同期を検出して、ビット直並列変換回路１およびバイ
ト直並列変換回路２の動作を制御する同期検出装置にお
いて、バイト直並列変換回路２が入力信号をチャネル数
Ｎの信号に分割するとき、Ｎチャネルの信号のビットず
れのフレーム・パタンを検出する第１フレーム・パタン
検出回路31と、各チャネル信号のビットずれのフレーム
・パタンを検出する第２フレーム・パタン検出回路32
と、第１フレーム・パタン検出回路31の検出信号11によ
りチャネル位相ずれを算出するチャネル位相ずれ算出回
路35とを具備する低速同期部３〜６をＮ個設ける。低速
同期部３〜６の１つには必ずＮチャネルの信号が入力す
るから、Ｎチャネル信号の入力した低速同期部のチャネ
ル位相ずれ算出回路35は、Ｎと本来のチャネル番号との
差からチャネル位相ずれを算出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期多重伝送方式にお
いて使用する多重分離装置の同期検出装置に関し、特
に、チャネル同期の確立をフレーム同期の確立と同時に
行なえるように構成したものである。

【０００２】

【従来の技術】近年、ＣＣＩＴＴ（ International Tel
egraph and Telephone ConsultativeCommittee：国際電
信電話諮問委員会）において、ＳＤＨ（Synchronous Di
gitalHierarchy）に基づいたＳＴＭ（Synchronous Tran
sport Module：同期多重伝送方式）が世界統一規格とし
て勧告された。これに対応した従来の同期多重変換装置
では、（１）高速処理部（シリアル信号処理部）におい
て同期検出およびチャネル検出を行なう方式、（２）チ
ャネル数に信号を分解した後、チャネル毎に同期検出お
よびチャネル検出を行なう方式、のいづれかによりシリ
アル多重信号の多重分離を行なっている。

【０００３】前記（１）の方式を採るＳＴＭ−Ｎ同期多
重変換装置の多重分離部は、図４に示すように、シリア
ル多重信号７のフレーム同期を検出すると共に同期の保
持を図るＳＴＭ−Ｎフレーム同期検出・保護回路60と、
シリアル多重信号７を正規のＮチャネルに分離するＮチ
ャネル分離回路61と、それらの回路60、61を制御する制
御回路62とを備えている。

【０００４】この同期多重変換装置の多重分離部では、
ＳＴＭ−Ｎフレーム同期検出・保護回路60において、入
力するシリアルＳＴＭ−Ｎ信号７のフレーム・パタンの
検出を通じて、信号７の同期検出が行なわれ、これに基
づく初期化信号65が制御回路62に送られる。初期化され
た制御回路62は、ＳＴＭ−Ｎフレーム同期検出・保護回
路60にフレーム周期で制御信号63を送って、同期を保持
させると共に、Ｎチャネル分離回路61に制御信号64を送
り、シリアル多重信号７の各チャネルへの分離のタイミ
ングを制御する。

【０００５】これらの動作を通じて、シリアル多重信号
７は、正規のＮチャネルに分離されるが、多重分離部を
構成する各回路は、この動作を600MHZ以上の高速で処理
することが要求される。

【０００６】制御回路62では、フレーム周期の制御信号
63を送出するためにフレーム・カウンタを必要とするか
ら、回路規模が増大し、また、ＳＴＭ−Ｎフレーム同期
検出・保護回路60でも、完全なフレーム・パタンを検出
するために、やはり回路規模が大きくならざるを得な
い。しかし、高速処理回路では、回路規模が拡大すると
発熱量が急増し、信頼性が低下したり、集積化が困難と
なり装置の大型化、消費電力の増大等の弊害を招く。

【０００７】回路規模を小さくするため、ＳＴＭ−Ｎフ
レーム同期検出・保護回路60でフレーム・パタンの一部
のパタンのみを検出して同期を求める方法も考案されて
いるが、この方法では、その一部のパタンと同じ偽フレ
ーム・パタンがフレーム周期内で発生したときに、それ
が原因となって誤同期を生むおそれがある。

【０００８】高速処理を回避するために考案されたもの
が前記（２）の方式であり、それを採用したＳＴＭ−Ｎ
同期多重変換装置の多重分離部は、図５に示すように、
シリアルＳＴＭ−４多重信号７を８ビット・パラレルの
ＳＴＭ−４多重信号８に変換するビット直並列変換回路
１と、この多重信号８を８ビット・パラレルのＳＴＭ−
１信号23、24、25、26に変換するバイト直並列変換回路
２と、各チャネル毎に設けられた第１〜第４低速同期部
３、４、５、６とを備えている。

【０００９】この低速同期部は、フレーム同期のずれを
検出するフレーム同期検出・保護回路33と、フレーム・
パタンを検出して初期化信号20とビット・シフト指令3a
とを出力するフレーム・パタン検出回路30と、ＳＴＭ識
別子の検出を通じてチャネル同期のずれを検出するチャ
ネル同期検出・保護回路34と、チャネル・シフト指令3b
を出力するチャネル位相ずれ算出回路35と、各回路を制
御する制御回路37とで構成されている。

【００１０】この同期多重変換装置の多重分離部では、
各チャネル毎に分離して送り込まれた信号23〜26のフレ
ーム同期をフレーム同期検出・保護回路33で調べ、同期
のずれを検出すると、フレーム同期はずれ信号15を出力
する。この出力があると、フレーム・パタン検出回路30
は、フレーム・パタンを検出し、制御回路37に対して初
期化信号20を送出すると共にビット直並列変換回路１に
対してビット・シフト指令3aを出力する。この指令3aを
受けたビット直並列変換回路１では、同期引き込みを行
なってビットずれを除去する。

【００１１】こうした一連の動作により、フレーム同期
確立が行なわれる。しかし、フレーム同期確立が実現し
てもチャネル同期が引き込まれるわけではない。そのた
め、チャネル同期確立を実行するために、フレーム同期
確立後、チャネル同期検出・保護回路34において、ＳＴ
Ｍ識別子によりチャネル検出を行ない、チャネル位相ず
れ算出回路35からバイト直並列変換回路２に対して、チ
ャネル・シフト指令3bを出力する。この指令3bを受けた
バイト直並列変換回路２では、チャネル同期引き込みを
行なってチャネルずれを除く。フレーム同期およびチャ
ネル同期が確立すると、制御回路37からフレーム同期検
出・保護回路33，チャネル同期検出・保護回路19および
チャネル位相ずれ算出回路35に対して制御信号18、19、
17が送られ、同期の保持が行なわれる。

【００１２】

【発明が解決しようとする課題】このように、シリアル
多重信号をチャネル数に分解した後、チャネル毎に同期
検出およびチャネル検出を行なう前記（２）の方式は、
高速処理を要しないし、装置を小型化することもでき
る、という利点を備えているものの、一方で、同期検出
によってフレーム同期が確立した後でなければ、ＳＴＭ
識別子によるチャネル検出を行なうことができないた
め、最悪チャネル復帰時間がτ＋１フレーム（但し、
τ：最悪フレーム同期時間）となり、前記（１）の方式
の復帰時間τに比べて長くなる、という欠点を抱えてい
る。

【００１３】本発明は、この点を解決するものであり、
低速回路を使用して多重分離を行なう方式において、チ
ャネル同期の確立をフレーム同期の確立と同時に実現で
きる同期検出装置を提供することを目的としている。

【００１４】

【課題を解決するための手段】そこで、本発明では、ビ
ット直並列変換回路およびバイト直並列変換回路を通過
した信号のフレーム同期およびチャネル同期を検出し
て、前記ビット直並列変換回路およびバイト直並列変換
回路の動作を制御する同期検出装置において、バイト直
並列変換回路が入力信号をチャネル数Ｎの信号に分割す
るとき、Ｎチャネルの信号のビットずれのフレーム・パ
タンを検出する第１のフレーム・パタン検出回路と、各
チャネル信号のビットずれのフレーム・パタンを検出す
る第２のフレーム・パタン検出回路と、第１のフレーム
・パタン検出回路の検出信号に基づいてチャネル位相の
ずれを算出してバイト直並列変換回路にチャネル・シフ
ト命令を出力するチャネル位相ずれ算出回路とを具備す
る低速同期部をＮ個設けている。

【００１５】

【作用】そのため、この同期検出装置のＮ個の低速同期
部の１つには必ずＮチャネルの信号が入力するから、そ
のＮチャネル信号の入力した低速同期部の第１のフレー
ム・パタン検出回路では、Ｎチャネル信号のビットずれ
を検出して、検出信号をチャネル位相ずれ算出回路に出
力する。チャネル位相ずれ算出回路では、その低速同期
部にＮチャネル信号が出力されていることを認識し、本
来出力されるべき信号のチャネル番号との差を計算する
ことにより、チャネル位相のずれを算出する。こうし
て、ビットずれの検出とチャネル位相のずれの検出とが
並行して行なわれ、それらの補正が同時に実行される。

【００１６】

【実施例】本発明の実施例における同期検出装置は、Ｓ
ＴＭ−４多重信号の同期を検出する装置であり、図１に
示すように、シリアルＳＴＭ−４多重信号７を８ビット
・パラレルのＳＴＭ−４多重信号８に変換するビット直
並列変換回路１と、この多重信号８を８ビット・パラレ
ルのＳＴＭ−１信号23、24、25、26に変換するバイト直
並列変換回路２と、フレーム同期およびチャネル同期を
検出する第１乃至第４低速同期部３、４、５、６とを備
えている。

【００１７】各低速同期部３〜６は、ビットずれのある
フレーム・パタンを検出して検出信号11、13およびビッ
ト位相信号12、14（ビット進み値を表わす信号）を出力
する第１および第２のフレーム・パタン検出回路31、32
と、フレーム同期パタンを検出してフレーム同期の保護
動作を行ない、同期はずれのときはフレーム同期はずれ
信号15を出力するフレーム同期検出・保護回路33と、Ｓ
ＴＭ−１信号のＳＴＭ識別子を検出してチャネル同期の
保護動作を行ない、チャネルはずれのときはチャネルは
ずれ信号16を出力するチャネル同期検出・保護回路34
と、ＳＴＭ識別子または第１フレーム・パタン検出回路
31の検出信号11に基づいてチャネル位相の進み値を算出
してチャネル・シフト命令3bを出力するチャネル位相ず
れ算出回路35と、チャネル位相ずれ算出回路35、フレー
ム同期検出・保護回路33およびチャネル同期検出・保護
回路34におけるフレーム周期の動作を制御する制御回路
37と、フレーム同期検出・保護回路33がフレーム同期は
ずれ信号15を出力しているとき、フレーム・パタン検出
回路31、32のビット位相信号12、14に基づいてビット・
シフト命令3aを出力するビット位相ずれ判定回路36と、
第１および第２フレーム・パタン検出回路31、32による
検出信号11、13の論理和をとる論理和回路38と、論理和
回路38の出力とフレーム同期検出・保護回路33のフレー
ム同期はずれ信号15の論理積をとる論理積回路39とを具
備している。

【００１８】なお、フレーム同期検出・保護回路33およ
びチャネル同期検出・保護回路34は、一般には競合カウ
ンタで構成できる。

【００１９】先ず、この同期検出装置における信号の流
れについて説明する。

【００２０】シリアルのＳＴＭ−４多重信号７は、ビッ
ト直並列変換回路１において８ビットパラレルのＳＴＭ
−４多重信号８に変換される。さらに、この８ビットパ
ラレルのＳＴＭ−４多重信号８は、バイト直並列変換回
路２で４つの８ビットパラレルのＳＴＭ−１信号23、2
4、25、26に分割されて、４つの低速同期部３、４、
５、６に分配される。

【００２１】低速同期部３に送出されたＳＴＭ−１信号
23は、第１フレーム・パタン検出回路31、第２フレーム
・パタン検出回路32、フレーム同期検出・保護回路33、
チャネル同期検出・保護回路34およびチャネル位相ずれ
算出回路35に入力する。

【００２２】ＳＴＭ−１信号23のフレーム同期がとれて
いる状態では、フレーム同期パタンを検出しているフレ
ーム同期検出・保護回路33が同期保護動作を継続する。

【００２３】フレーム同期がはずれると、フレーム同期
パタンの検出できなくなったフレーム同期検出・保護回
路33は、フレーム同期はずれ信号15（ハイ・レベル）を
論理積回路39およびビット位相ずれ判定回路36に出力
し、また、ビットずれのあるフレーム・パタンを検出し
た第１または第２フレーム・パタン検出回路31、32は、
検出信号11、13を論理和回路38に、ビット位相信号12、
14をビット位相ずれ判定回路36に、それぞれ出力する。

【００２４】その結果、論理和回路38の出力とフレーム
同期はずれ信号15とが共にハイ・レベルになり、論理積
回路39は、制御回路37に対して初期化信号20を出力す
る。制御回路37は、この初期化信号20によって、フレー
ム周期の動作制御における初期値が与えられる。また、
ビット位相ずれ判定回路36は、ビット直並列変換回路１
にビット・シフト命令3aを出力して、フレーム・パタン
検出回路31、32で検出したビット進み量の補正を指令す
る。

【００２５】一方、チャネル同期に関しては、チャネル
同期検出・保護回路34が、ＳＴＭ識別子を検出して、チ
ャネル同期の保護動作を行なう。チャネル位相のずれが
発生すると、チャネル同期検出・保護回路34は、チャネ
ル位相ずれ算出回路35の算出動作を起動するため、チャ
ネルはずれ信号16を出力する。チャネル位相ずれ算出回
路35は、後述するように、ＳＴＭ−１信号23にチャネル
はずれとフレーム同期はずれとが同時に発生していると
きは第１フレーム・パタン検出回路31の出力する検出信
号11に基づいて、また、チャネルはずれのみが発生して
いるときはＳＴＭ−１信号23のＳＴＭ識別子を検出する
ことによって、チャネル位相の進み値を検出し、バイト
直並列変換回路２にチャネル・シフト命令3bを出力し
て、チャネル進み量の補正を指令する。

【００２６】このチャネル・シフト命令3bは、ビット・
シフト命令3aと並行して出力され、バイト直並列変換回
路２によるチャネル位相の進みの補正は、ビット直並列
変換回路１によるビット進みの補正と同時に行なわれ
る。

【００２７】次に、第１および第２フレーム・パタン検
出回路31、34の検出動作と、それに基づくチャネル検出
の動作について説明する。

【００２８】第１および第２フレーム・パタン検出回路
31、32は、ＳＴＭ−１信号23のフレーム・パタンを検出
する。

【００２９】ＳＴＭ−１信号では、世界統一規格によっ
て、フレーム同期パタンが「Ｆ６Ｆ６Ｆ６２８２８２
８」（１６進数表示。なお、１６進数表示では、１０、
１１、１２、１３、１４、１５が、それぞれ、Ａ、Ｂ、
Ｃ、Ｄ、Ｅ、Ｆと表示される）と規定されている。この
フレーム同期パタンに、例えば、１ビットのずれが生ず
ると、「Ｆ６Ｆ６‥」の「“１１１１”“０１１０”
“１１１１”“０１１０”‥」は、「１“１１１０”
“１１０１”“１１１０”“１１０‥」となり、「１Ｅ
ＤＥ‥」のフレーム・パタンとして第１および第２フレ
ーム・パタン検出回路31、32に検出される。

【００３０】図２には、ＳＴＭ−４における１ビット進
みのフレーム・パタンを表示している。図２の信号は、
チャネル１として示しているビット信号が低速同期部１
に、チャネル２として示しているビット信号が低速同期
部２に‥、という形でバイト直並列変換回路２により、
低速同期部３〜６に分配される。

【００３１】各低速同期部３〜６の第１フレーム・パタ
ン検出回路31と第２フレーム・パタン検出回路32とは、
送られてきたＳＴＭ−１信号のビット進みを示すフレー
ム・パタンを検出する。このフレーム・パタンは、図３
に示すように、ビットの進み量に応じて異なるパタンで
検出される。したがって、このパタンにより、ビットの
進み量が２〜７ビットのいずれであるかが判別できる。

【００３２】また、第１フレーム・パタン検出回路31と
第２フレーム・パタン検出回路32とは、検出するフレー
ム・パタンの長さを異にしている。第２フレーム・パタ
ン検出回路32は、図３のＢ（第２）欄に記載したフレー
ム・パタンを検出すると検出信号13およびビット進み値
を示すビット位相信号14を出力するが、第１フレーム・
パタン検出回路31は、Ａ（第１）欄のフレーム・パタン
（即ち、Ｂ欄のフレーム・パタンの前後に８ビットのフ
レーム・パタンを加えたもの）を検出したときに始めて
検出信号11およびビット位相信号12を出力する。

【００３３】この図３のＡ欄のフレーム・パタンは、図
２のＳＴＭ−４信号を例にとると、チャネル１に入るべ
き信号が１ビット進んだために、チャネル４に出現する
フレーム・パタンである。したがって、このＡ欄のフレ
ーム・パタンは、チャネル４のＳＴＭ−１信号にのみ表
われ、チャネル１、２および３のＳＴＭ−１信号では、
図３のＢ欄のフレーム・パタンは出現するが、Ａ欄のフ
レーム・パタンは出現しない。

【００３４】即ち、シリアルのＳＴＭ−Ｎ（Ｎ＞２）信
号を８×Ｎビットのパラレル信号に変換する場合、ＳＴ
Ｍ−Ｎのチャネル番号（ＳＴＭ識別子の値：以下“＃”
と表記）＃１の信号が１〜７ビットのビット進みで入力
しているときには、＃１〜＃Ｎ−１の信号については、
図３のＢ欄のフレーム・パタンは現れるがＡ欄のフレー
ム・パタンは現れず、＃Ｎの信号については図３のＡ欄
のフレーム・パタンが現れる（勿論、Ｂ欄のフレーム・
パタンも現れている）。

【００３５】したがって、ＳＴＭ−Ｎ信号にビット進み
とチャネル位相進みとがある場合、ＳＴＭ−Ｎの＃Ｎ信
号が入力している低速同期部（３と仮定する）の第１フ
レーム・パタン検出回路31は、検出信号11を出力する
が、その他の低速同期部４、５、６の第１フレーム・パ
タン検出回路31は、検出信号11を出力しない。

【００３６】第１フレーム・パタン検出回路31の出力し
た検出信号11は、その低速同期部３のチャネル位相ずれ
算出回路35に入力し、チャネル位相ずれ算出回路35は、
その低速同期部３が＃Ｎを受信していることを認識す
る。そこで、チャネル位相ずれ算出回路35は、その低速
同期部３に設定されているチャネル番号（ＳＴＭ識別子
の値）と比較してチャネル位相の進み値を算出する。な
お、一般にＳＴＭ−Ｎに対して、チャネル位相の進み値
は、次式によって求められる。

【００３７】チャネル位相の進み値＝Ｎ−（設定されて
いるチャネル番号）これを図２のＳＴＭ−４信号に当て
はめると、チャネル４の信号が第４低速同期部６に入力
している場合には、第４低速同期部６の第１フレーム・
パタン検出回路31が図３の「進み」の１に対応するＡ欄
のフレーム・パタンを検出し、チャネル位相ずれ算出回
路35に検出信号11を出力する。検出信号11を受信したチ
ャネル位相ずれ算出回路35は、チャネル位相の進み値を
４−４＝０と算出する。つまり、この場合には、ビット
進みは発生しているが、チャネル位相のずれは発生して
いないことになる。

【００３８】チャネル４の信号が第３低速同期部５に入
力している場合には、第３低速同期部５の第１フレーム
・パタン検出回路31が図３のＡ欄のフレーム・パタンを
検出することになる。このときは、チャネル位相ずれ算
出回路35によって、チャネル位相の進み値が、４−３＝
１と算出され、チャネル位相ずれ算出回路35は、バイト
直並列変換回路２に対して、チャネル位相を１だけ引き
戻すように指令するチャネル・シフト命令5bを出力す
る。

【００３９】このように、ＳＴＭ−Ｎ信号にビット進み
が生じた場合には、いずれかの低速同期部３〜５の第１
フレーム・パタン検出回路31が図３のＡ欄のフレーム・
パタンを検出して検出信号11を出力し、それに基づいて
チャネル位相ずれ算出回路35がチャネル位相の進み値を
算出して、バイト直並列変換回路２にチャネル・シフト
命令3b〜6bを出力し、即時にチャネル同期引き込みが行
なわれる。

【００４０】一方、ビットの同期はとれているが、チャ
ネル同期がはずれている場合には、チャネル同期のはず
れを検出したチャネル同期検出・保護回路34が、チャネ
ル位相ずれ算出回路35にチャネルはずれ信号16を出力す
る。しかし、制御回路37は、ビットがずれていないため
論理積回路39からの出力が無く、通常の制御信号17をチ
ャネル位相ずれ算出回路35に送り続ける。

【００４１】このような状態の下では、チャネル位相ず
れ算出回路35は、バイト直並列変換回路２の出力するＳ
ＴＭ−１信号23からＳＴＭ識別子を検出し、低速同期部
３に設定されているチャネル番号と比較してチャネル位
相の進み値を算出し、バイト直並列変換回路２にチャネ
ル・シフト命令3bを出力して、チャネル同期の引き込み
を行なわせる。

【００４２】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の同期検出装置は、低速同期部を用いて構成
しているから、消費電力が少なく、装置を小型化するこ
とが可能である。しかも、この装置は、チャネル位相の
ずれの補正を、ビット進みの補正と同時に行なうことが
できるので、同期回復時間が短かく、実用的価値が極め
て大きい。

【図面の簡単な説明】

【図１】本発明の同期検出装置の一実施例を示すブロッ
ク図、

【図２】ＳＴＭ−４信号における１ビット進みのフレー
ム・パタンを示す図、

【図３】実施例のフレーム・パタン検出回路が検出する
フレーム・パタンを示す図、

【図４】従来の同期検出装置の一例を示すブロック図、

【図５】従来の他の同期検出装置を示すブロック図であ
る。

【符号の説明】

3a〜6a ビット・シフト命令 3b〜6b チャネル・シフト命令 １ ビット直並列変換回路 ２ バイト直並列変換回路 ３〜５ 低速同期部 ７ シリアルＳＴＭ−４多重信号 ８ パラレルＳＴＭ−４多重信号 11、13 検出信号 12、14 ビット位相信号 15 フレーム同期はずれ信号 16 チャネルはずれ信号 17、18、19、63、64 制御信号 20、65 初期化信号 23〜26 パラレルＳＴＭ−１信号 30 フレーム・パタン検出回路 31 第１フレーム・パタン検出回路 32 第２フレーム・パタン検出回路 33 フレーム同期検出保護回路 34 チャネル同期検出保護回路 35 チャネル位相ずれ算出回路 36 ビット位相ずれ判定回路 37、62 制御回路 38 論理和回路 39 論理積回路 60 ＳＴＭ−Ｎフレーム同期検出・保護回路 61 Ｎチャネル分離回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ビット直並列変換回路およびバイト直並
   列変換回路を通過した信号のフレーム同期およびチャネ
   ル同期を検出して、前記ビット直並列変換回路およびバ
   イト直並列変換回路の動作を制御する同期検出装置にお
   いて、 前記バイト直並列変換回路が入力信号をチャネル数Ｎの
   信号に分割するとき、Ｎチャネルの信号のビットずれの
   フレーム・パタンを検出する第１のフレーム・パタン検
   出回路と、各チャネル信号のビットずれのフレーム・パ
   タンを検出する第２のフレーム・パタン検出回路と、前
   記第１のフレーム・パタン検出回路の検出信号に基づい
   てチャネル位相のずれを算出して前記バイト直並列変換
   回路にチャネル・シフト命令を出力するチャネル位相ず
   れ算出回路とを具備する低速同期部をＮ個設けたこと特
   徴とする同期検出装置。