JPH05347258A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05347258A JPH05347258A JP4155507A JP15550792A JPH05347258A JP H05347258 A JPH05347258 A JP H05347258A JP 4155507 A JP4155507 A JP 4155507A JP 15550792 A JP15550792 A JP 15550792A JP H05347258 A JPH05347258 A JP H05347258A
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- film
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Abstract
(57)【要約】 （修正有）
【目的】 インサイチュドープト多結晶シリコン膜の形
成方法に関し，表面平坦性および結晶性が良好で抵抗値
の低い多結晶シリコン膜が得られるようにする。 【構成】 反応炉内に置かれ，所定の温度に保たれた単
結晶シリコン基板２１またはシリコン酸化膜２２上に，
ドーパントガス（ＰＨ3 ，ＡｓＨ3 ，またはＢ2 Ｈ6 ）
を添加したＳｉＨ4 またはＳｉ2 Ｈ6 を流し，熱分解反
応させて第１のインサイチュドープトアモルファスシリ
コン膜を形成する。真空を保った状態で，反応炉内を冷
却する。反応炉を所定の温度に昇温させた後，第１のド
ープトアモルファスシリコン膜上に，ドーパントガス
（ＰＨ3 ，ＡｓＨ3 ，またはＢ2 Ｈ6 ）を添加したＳｉ
Ｈ4 またはＳｉ2 Ｈ6 を流し，熱分解反応させて第２の
インサイチュドープトアモルファスシリコン膜を形成す
る。熱処理を施して多結晶化させ，インサイチュドープ
ト多結晶シリコン膜２３を形成する。
成方法に関し，表面平坦性および結晶性が良好で抵抗値
の低い多結晶シリコン膜が得られるようにする。 【構成】 反応炉内に置かれ，所定の温度に保たれた単
結晶シリコン基板２１またはシリコン酸化膜２２上に，
ドーパントガス（ＰＨ3 ，ＡｓＨ3 ，またはＢ2 Ｈ6 ）
を添加したＳｉＨ4 またはＳｉ2 Ｈ6 を流し，熱分解反
応させて第１のインサイチュドープトアモルファスシリ
コン膜を形成する。真空を保った状態で，反応炉内を冷
却する。反応炉を所定の温度に昇温させた後，第１のド
ープトアモルファスシリコン膜上に，ドーパントガス
（ＰＨ3 ，ＡｓＨ3 ，またはＢ2 Ｈ6 ）を添加したＳｉ
Ｈ4 またはＳｉ2 Ｈ6 を流し，熱分解反応させて第２の
インサイチュドープトアモルファスシリコン膜を形成す
る。熱処理を施して多結晶化させ，インサイチュドープ
ト多結晶シリコン膜２３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方
法，特にインサイチュドープト（ in situ doped )多結
晶シリコン膜の形成方法に関する。
法，特にインサイチュドープト（ in situ doped )多結
晶シリコン膜の形成方法に関する。
【０００２】近年，半導体メモリの高集積化に伴い，メ
モリセルは，微細化の一途をたどっている。メモリセル
が微細になると，セル内に占める電荷蓄積領域の面積比
率が大きくなる。セル内に占める電荷蓄積領域の面積比
率をできるだけ小さくするために，種々の電荷蓄積用キ
ャパシタ構造が提案されている。例えば，トレンチ型キ
ャパシタ，フィン型キャパシタ，王冠型キャパシタなど
がある。
モリセルは，微細化の一途をたどっている。メモリセル
が微細になると，セル内に占める電荷蓄積領域の面積比
率が大きくなる。セル内に占める電荷蓄積領域の面積比
率をできるだけ小さくするために，種々の電荷蓄積用キ
ャパシタ構造が提案されている。例えば，トレンチ型キ
ャパシタ，フィン型キャパシタ，王冠型キャパシタなど
がある。
【０００３】これらのキャパシタの電極は，多結晶シリ
コン膜で形成される。また，多結晶シリコン膜は，配線
材料としても用いられる。このため，表面平坦性および
結晶性が良好で抵抗値の低い多結晶シリコン膜を形成す
る方法が求められている。
コン膜で形成される。また，多結晶シリコン膜は，配線
材料としても用いられる。このため，表面平坦性および
結晶性が良好で抵抗値の低い多結晶シリコン膜を形成す
る方法が求められている。
【０００４】
【従来の技術】１トランジスタ・１キャパシタ構成のＤ
ＲＡＭ（ Dynamic Ramdom Access Memory ) セルのフィ
ン型キャパシタは，抵抗値が低く，カバレッジが良好な
多結晶シリコン膜を形成し，それを電極として作製され
ている。また，多結晶シリコン膜を配線材料に適用する
際にも，抵抗値が低く，カバレッジが良好である，とい
う条件を必要とする。
ＲＡＭ（ Dynamic Ramdom Access Memory ) セルのフィ
ン型キャパシタは，抵抗値が低く，カバレッジが良好な
多結晶シリコン膜を形成し，それを電極として作製され
ている。また，多結晶シリコン膜を配線材料に適用する
際にも，抵抗値が低く，カバレッジが良好である，とい
う条件を必要とする。
【０００５】近年，抵抗値の低い多結晶シリコン膜の形
成方法として，まずアモルファスシリコン膜を形成し，
その後熱処理を施すことで多結晶化する方法が盛んに研
究されている。
成方法として，まずアモルファスシリコン膜を形成し，
その後熱処理を施すことで多結晶化する方法が盛んに研
究されている。
【０００６】しかしながら，多結晶シリコン膜の抵抗値
を低めるためのドーパントの導入方法としては，これま
で，イオン注入によるものばかりであった。ところが，
多結晶シリコン膜をフィン型キャパシタの電極に用いる
際に，ドーパントの導入をイオン注入で行うと，ドーパ
ント原子が下層のゲート絶縁膜や下層のキャパシタ絶縁
膜を突き抜けてしまう，という問題が起こっている。特
に，今後ますますゲート絶縁膜が薄膜化されると，問題
は深刻になる。
を低めるためのドーパントの導入方法としては，これま
で，イオン注入によるものばかりであった。ところが，
多結晶シリコン膜をフィン型キャパシタの電極に用いる
際に，ドーパントの導入をイオン注入で行うと，ドーパ
ント原子が下層のゲート絶縁膜や下層のキャパシタ絶縁
膜を突き抜けてしまう，という問題が起こっている。特
に，今後ますますゲート絶縁膜が薄膜化されると，問題
は深刻になる。
【０００７】このため，Ｓｉ2 Ｈ6 の供給ガスにＰＨ3
の不純物ガスを混入させて下地上に流し，熱分解反応さ
せて下地上にインサイチュドープト多結晶シリコン膜を
形成する方法が試みられている。
の不純物ガスを混入させて下地上に流し，熱分解反応さ
せて下地上にインサイチュドープト多結晶シリコン膜を
形成する方法が試みられている。
【０００８】現在のところ，ガス分圧を調整することで
カバレッジの良好なＰドープ多結晶シリコン膜が得られ
ているが，その抵抗値はかなり高く，前記したイオン注
入によるドープト多結晶シリコン膜に及ばないのが現状
である。
カバレッジの良好なＰドープ多結晶シリコン膜が得られ
ているが，その抵抗値はかなり高く，前記したイオン注
入によるドープト多結晶シリコン膜に及ばないのが現状
である。
【０００９】
【発明が解決しようとする課題】インサイチュドープト
多結晶シリコン膜の抵抗値が高いことについて，その原
因を調べた結果，次のような問題があることが分かっ
た。
多結晶シリコン膜の抵抗値が高いことについて，その原
因を調べた結果，次のような問題があることが分かっ
た。
【００１０】図１は，従来法により堆積したインサイチ
ュドープトアモルファスシリコン膜の結晶性を示す図で
あり，ＴＥＭ（ Transmission Electron Microscopy )
写真を基にした断面模式図である。
ュドープトアモルファスシリコン膜の結晶性を示す図で
あり，ＴＥＭ（ Transmission Electron Microscopy )
写真を基にした断面模式図である。
【００１１】図中，１１はシリコン基板，１２はシリコ
ン酸化膜，１３はインサイチュドープトアモルファスシ
リコン膜，１４は微結晶である。図１に示すように，従
来法によりシリコン酸化膜１２上に堆積されたインサイ
チュドープトアモルファスシリコン膜１３には，堆積直
後において，表面から７０〜８０ｎｍの領域に局所的に
微結晶１４ａ，１４ｂ，１４ｃ，１４ｄが存在する。そ
して，微結晶１４ａ，１４ｂ，１４ｃ，１４ｄが存在す
ることにより，その後の熱処理工程において，結晶化
が，微結晶部および下地酸化膜との界面の２つのサイト
から起こるために，結晶粒の小さな多結晶シリコン膜が
形成されていた。
ン酸化膜，１３はインサイチュドープトアモルファスシ
リコン膜，１４は微結晶である。図１に示すように，従
来法によりシリコン酸化膜１２上に堆積されたインサイ
チュドープトアモルファスシリコン膜１３には，堆積直
後において，表面から７０〜８０ｎｍの領域に局所的に
微結晶１４ａ，１４ｂ，１４ｃ，１４ｄが存在する。そ
して，微結晶１４ａ，１４ｂ，１４ｃ，１４ｄが存在す
ることにより，その後の熱処理工程において，結晶化
が，微結晶部および下地酸化膜との界面の２つのサイト
から起こるために，結晶粒の小さな多結晶シリコン膜が
形成されていた。
【００１２】また，微結晶の存在により，表面に凹凸を
持った多結晶シリコン膜が形成されていた。図２（ａ）
は，従来法により形成したインサイチュドープト多結晶
シリコン膜の結晶性を示す図であり，ＴＥＭ写真を基に
した断面模式図である。
持った多結晶シリコン膜が形成されていた。図２（ａ）
は，従来法により形成したインサイチュドープト多結晶
シリコン膜の結晶性を示す図であり，ＴＥＭ写真を基に
した断面模式図である。
【００１３】図中，２１はシリコン基板，２２はシリコ
ン酸化膜，２３はインサイチュドープト多結晶シリコン
膜，２４は結晶粒界である。図２（ａ）から，従来法に
より形成したインサイチュドープト多結晶シリコン膜２
３の結晶粒は小さく，表面に凹凸が形成されているのが
分かる。
ン酸化膜，２３はインサイチュドープト多結晶シリコン
膜，２４は結晶粒界である。図２（ａ）から，従来法に
より形成したインサイチュドープト多結晶シリコン膜２
３の結晶粒は小さく，表面に凹凸が形成されているのが
分かる。
【００１４】本発明は，上記の問題点を解決して，表面
平坦性および結晶性が良好で，抵抗値の低い多結晶シリ
コン膜が得られるようにした，半導体装置の製造方法，
特にインサイチュドープト多結晶シリコン膜の形成方法
を提供することを目的とする。
平坦性および結晶性が良好で，抵抗値の低い多結晶シリ
コン膜が得られるようにした，半導体装置の製造方法，
特にインサイチュドープト多結晶シリコン膜の形成方法
を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置の製造方法は，反応炉内
に置かれ，所定の温度に保たれた単結晶シリコン基板ま
たはシリコン酸化膜上に，ドーパントガスを添加したＳ
ｉＨ4 またはＳｉ2 Ｈ6 を流し，熱分解反応させて第１
のインサイチュドープトアモルファスシリコン膜を形成
する工程と，続いて，反応炉内を冷却する工程と，反応
炉を所定の温度に昇温させた後，前記第１のドープトア
モルファスシリコン膜上に，ドーパントガスを添加した
ＳｉＨ4またはＳｉ2 Ｈ6 を流し，熱分解反応させて第
２のインサイチュドープトアモルファスシリコン膜を形
成する工程と，熱処理を施して，前記第１のインサイチ
ュドープトアモルファスシリコン膜および前記第２のイ
ンサイチュドープトアモルファスシリコン膜を多結晶化
させ，インサイチュドープト多結晶シリコン膜を形成す
る工程とを含むように構成する。
めに，本発明に係る半導体装置の製造方法は，反応炉内
に置かれ，所定の温度に保たれた単結晶シリコン基板ま
たはシリコン酸化膜上に，ドーパントガスを添加したＳ
ｉＨ4 またはＳｉ2 Ｈ6 を流し，熱分解反応させて第１
のインサイチュドープトアモルファスシリコン膜を形成
する工程と，続いて，反応炉内を冷却する工程と，反応
炉を所定の温度に昇温させた後，前記第１のドープトア
モルファスシリコン膜上に，ドーパントガスを添加した
ＳｉＨ4またはＳｉ2 Ｈ6 を流し，熱分解反応させて第
２のインサイチュドープトアモルファスシリコン膜を形
成する工程と，熱処理を施して，前記第１のインサイチ
ュドープトアモルファスシリコン膜および前記第２のイ
ンサイチュドープトアモルファスシリコン膜を多結晶化
させ，インサイチュドープト多結晶シリコン膜を形成す
る工程とを含むように構成する。
【００１６】
【作用】本発明では，真空炉内に置かれ，所定の温度に
保たれた単結晶シリコン基板またはシリコン酸化膜上
に，不純物ガス（例えば，ＰＨ3 ，ＡｓＨ3 ，Ｂ
2 Ｈ6 ）を添加したＳｉＨ4 またはＳｉ2 Ｈ6 を流し，
熱分解反応させて，所定の膜厚（例えば，１００ｎｍ以
下）の第１のインサイチュドープトアモルファスシリコ
ン膜を堆積する。続いて，真空を保った状態で，加熱を
中断させて真空炉内を冷却する。そして，再び真空炉を
所定の温度に昇温させた後，第１のドープトアモルファ
スシリコン膜上に，不純物ガス（例えば，ＰＨ3 ，Ａｓ
Ｈ3 ，Ｂ2 Ｈ6 ）を添加したＳｉＨ4 またはＳｉ2 Ｈ6
を流し，熱分解反応させて所定の膜厚（例えば，１００
ｎｍ以下）の第２のインサイチュドープトアモルファス
シリコン膜を堆積している。
保たれた単結晶シリコン基板またはシリコン酸化膜上
に，不純物ガス（例えば，ＰＨ3 ，ＡｓＨ3 ，Ｂ
2 Ｈ6 ）を添加したＳｉＨ4 またはＳｉ2 Ｈ6 を流し，
熱分解反応させて，所定の膜厚（例えば，１００ｎｍ以
下）の第１のインサイチュドープトアモルファスシリコ
ン膜を堆積する。続いて，真空を保った状態で，加熱を
中断させて真空炉内を冷却する。そして，再び真空炉を
所定の温度に昇温させた後，第１のドープトアモルファ
スシリコン膜上に，不純物ガス（例えば，ＰＨ3 ，Ａｓ
Ｈ3 ，Ｂ2 Ｈ6 ）を添加したＳｉＨ4 またはＳｉ2 Ｈ6
を流し，熱分解反応させて所定の膜厚（例えば，１００
ｎｍ以下）の第２のインサイチュドープトアモルファス
シリコン膜を堆積している。
【００１７】このように，本発明では，インサイチュド
ープトアモルファスシリコン膜の堆積を２段階に分けて
行っており，１度に堆積するインサイチュドープトアモ
ルファスシリコン膜の膜厚は薄く，例えば１００ｎｍ以
下である。したがって，堆積されたインサイチュドープ
トアモルファスシリコン膜は，その表面にシリコンの微
結晶は存在せず，完全なアモルファス状態で堆積され
る。その結果，その後の結晶化のための熱処理によって
形成されるインサイチュドープト多結晶シリコン膜は，
結晶粒が大きく，表面が平坦で結晶性が良好であり，抵
抗値の低いものが得られる。
ープトアモルファスシリコン膜の堆積を２段階に分けて
行っており，１度に堆積するインサイチュドープトアモ
ルファスシリコン膜の膜厚は薄く，例えば１００ｎｍ以
下である。したがって，堆積されたインサイチュドープ
トアモルファスシリコン膜は，その表面にシリコンの微
結晶は存在せず，完全なアモルファス状態で堆積され
る。その結果，その後の結晶化のための熱処理によって
形成されるインサイチュドープト多結晶シリコン膜は，
結晶粒が大きく，表面が平坦で結晶性が良好であり，抵
抗値の低いものが得られる。
【００１８】図２（ｂ）は，本発明方法により形成した
インサイチュドープト多結晶シリコン膜の結晶性を示す
図であり，ＴＥＭ写真を基にした断面模式図である。図
中，２１はシリコン基板，２２はシリコン酸化膜，２３
はインサイチュドープト多結晶シリコン膜，２４は結晶
粒界である。
インサイチュドープト多結晶シリコン膜の結晶性を示す
図であり，ＴＥＭ写真を基にした断面模式図である。図
中，２１はシリコン基板，２２はシリコン酸化膜，２３
はインサイチュドープト多結晶シリコン膜，２４は結晶
粒界である。
【００１９】図２（ｂ）から，本発明方法により形成し
たインサイチュドープト多結晶シリコン膜２３は，結晶
粒が大きく，表面が平坦で結晶性が良好であることが分
かる。
たインサイチュドープト多結晶シリコン膜２３は，結晶
粒が大きく，表面が平坦で結晶性が良好であることが分
かる。
【００２０】
【実施例】図３〜図８を用いて，本発明を１トランジス
タ・１キャパシタ構成メモリセルの電荷蓄積用の３次元
フィン型キャパシタの製造方法に適用した例を工程順に
説明する。
タ・１キャパシタ構成メモリセルの電荷蓄積用の３次元
フィン型キャパシタの製造方法に適用した例を工程順に
説明する。
【００２１】［工程１，図３］ｐ型シリコン基板３１
に，ＬＯＣＯＳ（ LOCal Oxidation of Silicon ) 法に
よって素子分離用のフィールド酸化膜（ＦＯＸ：Field
OXide ) ３２を形成する。
に，ＬＯＣＯＳ（ LOCal Oxidation of Silicon ) 法に
よって素子分離用のフィールド酸化膜（ＦＯＸ：Field
OXide ) ３２を形成する。
【００２２】ＦＯＸ３２によって素子分離された領域
に，ゲート３３，ｎ型ソース３４，およびｎ型ドレイン
３５から成るＭＯＳトランジスタを形成する。表面に，
ＣＶＤ（ Chemical Vapor Deposition )法によりＳｉＯ
2 膜３６を堆積する。
に，ゲート３３，ｎ型ソース３４，およびｎ型ドレイン
３５から成るＭＯＳトランジスタを形成する。表面に，
ＣＶＤ（ Chemical Vapor Deposition )法によりＳｉＯ
2 膜３６を堆積する。
【００２３】ＳｉＯ2 膜３６の表面に，ＣＶＤ法により
Ｓｉ3 Ｎ4 膜３７を堆積する。 ［工程２，図４］Ｓｉ3 Ｎ4 膜３７の表面に，ＣＶＤ法
により厚さ２００ｎｍの第１ダミーＳｉＯ2 膜３８を堆
積する。
Ｓｉ3 Ｎ4 膜３７を堆積する。 ［工程２，図４］Ｓｉ3 Ｎ4 膜３７の表面に，ＣＶＤ法
により厚さ２００ｎｍの第１ダミーＳｉＯ2 膜３８を堆
積する。
【００２４】第１ダミーＳｉＯ2 膜３８の表面に，堆積
温度４５０℃で，膜厚１００ｎｍのインサイチュドープ
トアモルファスシリコン膜を堆積する。次いで，加熱を
中断させて炉内を３００℃まで冷却する。その後，炉内
を４５０℃まで昇温させ，膜厚１００ｎｍのインサイチ
ュドープトアモルファスシリコン膜を堆積する。
温度４５０℃で，膜厚１００ｎｍのインサイチュドープ
トアモルファスシリコン膜を堆積する。次いで，加熱を
中断させて炉内を３００℃まで冷却する。その後，炉内
を４５０℃まで昇温させ，膜厚１００ｎｍのインサイチ
ュドープトアモルファスシリコン膜を堆積する。
【００２５】インサイチュドープトアモルファスシリコ
ン膜の堆積条件は，例えば，Ｓｉ2Ｈ6 ガス１０ｃｃに
対して，ドーパントガスとして２０％希釈ＰＨ3 ガスを
２５ｃｃ添加したものを炉内に流し，熱分解させて堆積
させる。
ン膜の堆積条件は，例えば，Ｓｉ2Ｈ6 ガス１０ｃｃに
対して，ドーパントガスとして２０％希釈ＰＨ3 ガスを
２５ｃｃ添加したものを炉内に流し，熱分解させて堆積
させる。
【００２６】炉内の冷却は，ガスを止めた状態，または
ガスを流したままの状態のどちらで行ってもよい。上述
の２段階堆積法で堆積した２層のインサイチュドープト
アモルファスシリコン膜に，窒素雰囲気中で８００℃，
３０分間の熱処理を行い，２層のインサイチュドープト
アモルファスシリコン膜を多結晶化させて第１インサイ
チュドープト多結晶シリコン膜３９を形成する。
ガスを流したままの状態のどちらで行ってもよい。上述
の２段階堆積法で堆積した２層のインサイチュドープト
アモルファスシリコン膜に，窒素雰囲気中で８００℃，
３０分間の熱処理を行い，２層のインサイチュドープト
アモルファスシリコン膜を多結晶化させて第１インサイ
チュドープト多結晶シリコン膜３９を形成する。
【００２７】［工程３，図５］第１インサイチュドープ
ト多結晶シリコン膜３９の表面に，ＣＶＤ法により厚さ
２００ｎｍの第２ダミーＳｉＯ2 膜４０を堆積する。
ト多結晶シリコン膜３９の表面に，ＣＶＤ法により厚さ
２００ｎｍの第２ダミーＳｉＯ2 膜４０を堆積する。
【００２８】ＲＩＥ（ Reactive Ion Etching ) 法など
の異方性エッチングにより，第２ダミーＳｉＯ2 膜４
０，第１インサイチュドープト多結晶シリコン膜３９，
第１ダミーＳｉＯ2 膜３８，Ｓｉ3 Ｎ4 膜３７，および
ＳｉＯ2 膜３６をエッチングして，コンタクトホール４
１を形成する。
の異方性エッチングにより，第２ダミーＳｉＯ2 膜４
０，第１インサイチュドープト多結晶シリコン膜３９，
第１ダミーＳｉＯ2 膜３８，Ｓｉ3 Ｎ4 膜３７，および
ＳｉＯ2 膜３６をエッチングして，コンタクトホール４
１を形成する。
【００２９】［工程４，図６］工程２（図４）と同様に
２段階堆積法により，コンタクトホール４１の内壁およ
び底部を覆うように全面に，第２インサイチュドープト
多結晶シリコン膜４２を形成する。
２段階堆積法により，コンタクトホール４１の内壁およ
び底部を覆うように全面に，第２インサイチュドープト
多結晶シリコン膜４２を形成する。
【００３０】第２インサイチュドープト多結晶シリコン
膜４２，第２ダミーＳｉＯ2 膜４０，第１インサイチュ
ドープト多結晶シリコン膜３９，および第１ダミーＳｉ
Ｏ2膜３８を蓄積電極の形状に，ＲＩＥなどの異方性エ
ッチングによってパターニングする。
膜４２，第２ダミーＳｉＯ2 膜４０，第１インサイチュ
ドープト多結晶シリコン膜３９，および第１ダミーＳｉ
Ｏ2膜３８を蓄積電極の形状に，ＲＩＥなどの異方性エ
ッチングによってパターニングする。
【００３１】［工程５，図６，図７］第１ダミーＳｉＯ
2 膜３８および第２ダミーＳｉＯ2 膜４０をＨＦ溶液に
よってエッチングして除去する。その結果，第１インサ
イチュドープト多結晶シリコン膜３９および第２インサ
イチュドープト多結晶シリコン膜４２から成る蓄積電極
４３が形成される。
2 膜３８および第２ダミーＳｉＯ2 膜４０をＨＦ溶液に
よってエッチングして除去する。その結果，第１インサ
イチュドープト多結晶シリコン膜３９および第２インサ
イチュドープト多結晶シリコン膜４２から成る蓄積電極
４３が形成される。
【００３２】［工程６，図８］蓄積電極４３の表面を熱
酸化してＳｉＯ2 膜を形成した後，ＣＶＤ法によりＳｉ
3 Ｎ4 膜を堆積し，さらに熱酸化してＳｉＯ2 膜を形成
することにより，キャパシタ誘電体膜４４を形成する。
酸化してＳｉＯ2 膜を形成した後，ＣＶＤ法によりＳｉ
3 Ｎ4 膜を堆積し，さらに熱酸化してＳｉＯ2 膜を形成
することにより，キャパシタ誘電体膜４４を形成する。
【００３３】全面に，ＣＶＤ法により多結晶シリコンを
堆積した後，キャパシタの形状にパターニングして対向
電極４５を形成する。以上の各工程を経て，１トランジ
スタ・１キャパシタ構成メモリセルの電荷蓄積用の３次
元フィン型キャパシタが完成する。
堆積した後，キャパシタの形状にパターニングして対向
電極４５を形成する。以上の各工程を経て，１トランジ
スタ・１キャパシタ構成メモリセルの電荷蓄積用の３次
元フィン型キャパシタが完成する。
【００３４】本実施例では，蓄積電極が２層の例を示し
たが，これに限らず，蓄積電極は，必要なキャパシタン
スが得られるように３層以上形成してもよい。以上の実
施例では，本発明を１トランジスタ・１キャパシタ構成
メモリセルの電荷蓄積用の３次元フィン型キャパシタの
製造に適用した例を示したが，本発明は，これに限ら
ず，半導体集積回路装置の配線など，低抵抗の多結晶シ
リコン膜を必要とする部分の形成に適用することができ
る。
たが，これに限らず，蓄積電極は，必要なキャパシタン
スが得られるように３層以上形成してもよい。以上の実
施例では，本発明を１トランジスタ・１キャパシタ構成
メモリセルの電荷蓄積用の３次元フィン型キャパシタの
製造に適用した例を示したが，本発明は，これに限ら
ず，半導体集積回路装置の配線など，低抵抗の多結晶シ
リコン膜を必要とする部分の形成に適用することができ
る。
【００３５】
【発明の効果】本発明によれば，表面平坦性および結晶
性が良好で，抵抗値の低いインサイチュドープト多結晶
シリコン膜を得ることが可能になる。
性が良好で，抵抗値の低いインサイチュドープト多結晶
シリコン膜を得ることが可能になる。
【００３６】本発明を１トランジスタ・１キャパシタ構
成メモリセルの電荷蓄積用の３次元フィン型キャパシタ
の製造に適用した場合，ゲート絶縁膜およびシリコン基
板に影響を与えること無く，抵抗値が充分に低い蓄積電
極を形成することが可能になるので，ＤＲＡＭの性能向
上に寄与するところが大きい。
成メモリセルの電荷蓄積用の３次元フィン型キャパシタ
の製造に適用した場合，ゲート絶縁膜およびシリコン基
板に影響を与えること無く，抵抗値が充分に低い蓄積電
極を形成することが可能になるので，ＤＲＡＭの性能向
上に寄与するところが大きい。
【図１】従来法により堆積したインサイチュドープトア
モルファスシリコン膜の結晶性を示す図である。
モルファスシリコン膜の結晶性を示す図である。
【図２】従来法および本発明方法により形成したインサ
イチュドープト多結晶シリコン膜の比較を示す図であ
る。
イチュドープト多結晶シリコン膜の比較を示す図であ
る。
【図３】実施例の工程１を示す図である。
【図４】実施例の工程２を示す図である。
【図５】実施例の工程３を示す図である。
【図６】実施例の工程４を示す図である。
【図７】実施例の工程５を示す図である。
【図８】実施例の工程６を示す図である。
３１ ｐ型シリコン基板 ３２ フィールド酸化膜 ３３ ゲート ３４ ソース ３５ ドレイン ３６ ＳｉＯ2 膜 ３７ Ｓｉ3 Ｎ4 膜 ３８ 第１ダミーＳｉＯ2 膜 ３９ 第１インサイチュドープト多結晶シリコン膜 ４０ 第２ダミーＳｉＯ2 膜 ４１ コンタクトホール ４２ 第２インサイチュドープト多結晶シリコン膜 ４３ 蓄積電極 ４４ キャパシタ誘電体膜 ４５ 対向電極
Claims (1)
- 【請求項１】 反応炉内に置かれ，所定の温度に保たれ
た単結晶シリコン基板またはシリコン酸化膜上に，ドー
パントガスを添加したＳｉＨ4 またはＳｉ2Ｈ6 を流
し，熱分解反応させて第１のインサイチュドープトアモ
ルファスシリコン膜を形成する工程と， 続いて，反応炉内を冷却する工程と， 反応炉を所定の温度に昇温させた後，前記第１のドープ
トアモルファスシリコン膜上に，ドーパントガスを添加
したＳｉＨ4 またはＳｉ2 Ｈ6 を流し，熱分解反応させ
て第２のインサイチュドープトアモルファスシリコン膜
を形成する工程と， 熱処理を施して，前記第１のインサイチュドープトアモ
ルファスシリコン膜および前記第２のインサイチュドー
プトアモルファスシリコン膜を多結晶化させ，インサイ
チュドープト多結晶シリコン膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155507A JPH05347258A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155507A JPH05347258A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347258A true JPH05347258A (ja) | 1993-12-27 |
Family
ID=15607563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155507A Withdrawn JPH05347258A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202029A (ja) * | 1993-12-28 | 1995-08-04 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシター製造方法 |
-
1992
- 1992-06-16 JP JP4155507A patent/JPH05347258A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202029A (ja) * | 1993-12-28 | 1995-08-04 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシター製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |