JP3768357B2 - 高誘電体キャパシタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は一般に半導体装置に関し、特に高誘電体キャパシタ、かかる高誘電体キャパシタを有する半導体装置、およびその製造方法に関する。
【０００３】
微細化技術の進歩に伴って、半導体装置を集積化した半導体集積回路の集積密度は年々向上している。これに伴い、個々の半導体装置も年々微細化されており、その結果半導体装置の動作速度が向上している。また、ＤＲＡＭのようなキャパシタを有する半導体記憶装置においては、かかる微細化により保持される情報量が増大する。
【従来の技術】
【０００４】
一方、ＤＲＡＭのように情報をキャパシタ中に電荷の形で保持する半導体記憶装置では、微細化が行き過ぎるとキャパシタの容量が非常に小さくなり、個々のメモリセルキャパタに保持される電荷量が減少するため、安定な情報の保持が困難になる。キャパシタ容量の減少は、キャパシタ絶縁膜の厚さを減少させればある程度は補償できるが、従来のＳｉＯ２膜あるいはＳｉＮ膜をキャパシタ絶縁膜に使った場合には、ＤＲＡＭをいわゆるサブミクロンルールあるいはサブクオーターミクロンルールで作製しようとするとキャパシタ絶縁膜の厚さを数ｎｍ以下にまで減少させる必要が出てくる。しかし、このような薄いキャパシタ絶縁膜を欠陥なしに形成することは困難であり、またこのように薄いキャパシタ絶縁膜ではトンネル効果によるリーク電流の発生を回避することが困難である。
【０００５】
これに対し従来より、ＤＲＡＭのメモリセルキャパシタにおいて、キャパシタ絶縁膜としてＴａ２Ｏ５を使うことが提案されており、さまざまな研究がなされている。
【０００６】
図１（Ａ）〜（Ｄ）は、従来のＴａ２Ｏ５キャパシタ絶縁膜を使ったＭＩＳキャパシタの製造工程を示す。
【０００７】
図１（Ａ）を参照するに、Ｓｉ基板１１上にはフィールド酸化膜１２によりキャパシタ形成領域が画成され、図１（Ｂ）の工程において前記キャパシタ形成領域上にポリシリコンパターン１３とＳｉＮパターン１４とが、ポリシリコン膜およびＳｉＮ膜を順次堆積しパターニングすることにより形成される。前記ポリシリコンパターン１３はキャパシタの下側電極を構成する。また前記ＳｉＮパターン１４は典型的には２ｎｍの厚さに形成される。
【０００８】
次に、図１（Ｃ）の工程において図１（Ｂ）の構造上にＴａ２Ｏ５膜を典型的には約８ｎｍの厚さに堆積し、さらにパターニングすることによりＴａ２Ｏ５キャパシタ絶縁膜１５を形成する。さらに図１（Ｄ）の工程において前記キャパシタ絶縁膜１５上にＰｔ等よりなる上側電極パターン１６を形成する。
【発明が解決しようとする課題】
【０００９】
Ｔａ２Ｏ５は単金属酸化物であり、従って図１（Ｃ）の工程において前記Ｔａ２Ｏ５キャパシタ絶縁膜１５はスパッタあるいはＣＶＤ法により安定して形成することが可能である。一方、Ｔａ２Ｏ５はバルク結晶の状態で３０〜４０程度の比誘電率を有しており、また薄膜の形でも同様の比誘電率が得られているが、この比誘電率の値は、ＰＺＴ（Ｐｂ［Ｚｒ，Ｔｉ］Ｏ３）やＳＴＯ（ＳｒＴｉＯ３）のようなペロブスカイト型の複合酸化物の値よりも一桁程度小さい。
【００１０】
単金属酸化物であるＴａ２Ｏ５においてペロブスカイト型複合酸化物と同程度の比誘電率が実現できれば、非常に大きな容量を有するキャパシタを容易に、安定して、かつ安価に形成できると考えられる。
【００１１】
そこで本発明の課題は上記の課題を解決した、新規で有用な高誘電体キャパシタ、かかる高誘電体キャパシタを使った半導体装置、およびその製造方法を提供することを概括的課題とする。
【００１２】
本発明のより具体的な課題は、Ｔａ２Ｏ５をキャパシタ絶縁膜に使ったキャパシタにおいてキャパシタ絶縁膜の比誘電率を向上させることにある。
【００１３】
さらに、本発明の課題は比誘電率を向上させたＴａ２Ｏ５キャパシタ絶縁膜を有するキャパシタを使った半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、上記の課題を請求項１に記載したように、
下側電極と、前記下側電極上に形成されたＴａ 2 Ｏ 5 よりなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上側電極とよりなる高誘電体キャパシタの製造方法において、
基板上に、シリコン酸化膜を介して、前記下側電極として、Ｔｉ膜とＴｉＮ膜とを、前記Ｔｉ膜が（００２）自己配向を有し、前記ＴｉＮ膜が（１１１）配向を有するように順次堆積する工程を含み、前記ＴｉＮ膜上に（００２）面を有するＲｕ膜を形成する工程と、
前記キャパシタ絶縁膜として、前記Ｒｕ膜上にＴａ 2 Ｏ 5 膜を堆積する工程と、
前記キャパシタ絶縁膜上に前記上側電極を形成する工程とを含み、
前記キャパシタ絶縁膜を形成する工程は、
前記Ｔａ 2 Ｏ 5 膜を、Ｎ 2 Ｏプラズマを用いて酸素欠損が補償されるように酸化する工程と、
前記酸化されたＴａ 2 Ｏ 5 膜を、８００〜８５０℃の温度において、不活性雰囲気中において、前記Ｔａ 2 Ｏ 5 膜が（００１）配向を有するように、また前記Ｔａ ２ Ｏ ５ 膜が９０〜１１０の範囲の比誘電率を有するように、結晶化する工程とよりなることを特徴とする高誘電体キャパシタの製造方法により、または
請求項２に記載したように、
前記Ｔａ 2 Ｏ 5 膜を酸化する工程は、３００〜４００℃の温度において実行されることを特徴とする請求項１記載の高誘電体キャパシタの製造方法により解決する。
【００１５】
［作用］
図２（Ａ）〜（Ｄ）は、本発明による高誘電体キャパシタの２０の原理を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１６】
図２（Ａ）を参照するに、本発明による高誘電体キャパシタ２０においてもＳｉ基板１１上にフィールド酸化膜パターン１２によりキャパシタ形成領域が画成されるが、高誘電体キャパシタ２０においては図２（Ｂ）の工程において前記Ｓｉ基板１１のキャパシタ形成領域にＳｉＯ２膜２３を酸化工程あるいはＣＶＤ工程により形成し、さらに前記ＳｉＯ２膜２３上に厚さが約８ｎｍのＴｉ膜パターンとＴｉＮ膜パターンとを、それぞれスパッタリング法および反応性スパッタリング法により順次堆積して下地膜２４を形成し、さらにその上にＲｕ膜２５を下側電極として形成する。典型的には、前記Ｒｕ電極２５はＲｕの焼結ターゲットを使い、５ｍＴｏｒｒのＡｒ雰囲気中、基板温度を約３００°Ｃに設定してスパッタリングを行なうことにより形成する。
【００１７】
次に図２（Ｃ）の工程において、前記図２（Ｂ）の構造上に、前記下側電極２５を覆うようにＴａ２Ｏ５膜パターン２６を、キャパシタ絶縁膜として、典型的にはスパッタリング法により、典型的には約８ｎｍの厚さに形成し、さらに図２（Ｄ）の工程において前記キャパシタ絶縁膜２６を覆うようにＰｔよりなる上側電極２７を、スパッタリング法等により形成する。
【００１８】
前記図２（Ｃ）の工程において、前記Ｔａ２Ｏ５膜パターン２６は例えばＴａ２Ｏ５ターゲットを使い、０．００５Ｔｏｒｒ以下の無酸素Ａｒ雰囲気中、基板温度を２８０°Ｃ以上、好ましくは約３００°Ｃに設定してスパッタリングを行なうことにより堆積される。このようにして形成されたＴａ２Ｏ５膜２６は堆積直後にはアモルファス状態にあるが、３００〜４５０°Ｃの温度においてＮ２ＯあるいはＯ２プラズマ雰囲気中において１〜１．５分間処理することにより膜中の酸素欠損が補償され、さらに７５０〜８００°Ｃの温度においてＮ２雰囲気中あるいはＡｒ雰囲気中において２０〜１２０秒間急速熱処理を行なうことにより結晶化される。
【００１９】
図３（Ａ），（Ｂ）は、前記図２（Ｃ）の状態のＴａ２Ｏ５膜２６のＸ線回折パターンを示す。ただし、図３（Ｂ）は図３（Ａ）の回折パターンの一部を拡大して示す拡大図である。図３（Ａ），（Ｂ）中、試料Ａとあるのは前記従来の高誘電体キャパシタ１０において、図１（Ｃ）の工程で前記Ｔａ２Ｏ５膜１５に対して酸化雰囲気中、約８５０°Ｃの温度で熱処理を行なった場合のＸ線回折パターンを、試料Ｂ１とあるのは前記高誘電体キャパシタ２０において図２（Ｃ）の工程においてＮ２雰囲気中、８００°Ｃにおいて急速熱処理を行なった場合のＸ線回折パターンを、試料Ｂ２とあるのは前記高誘電体キャパシタ２０において図２（Ｃ）の工程においてＯ２雰囲気中、８００°Ｃにおいて急速熱処理を行なった場合のＸ線回折パターンを、さらに試料Ｂ３とあるのは先に説明したように、前記高誘電体キャパシタ２０において図２（Ｃ）の工程において前記Ｔａ２Ｏ５膜２６に対して３００〜４５０°Ｃの温度においてＮ２Ｏプラズマ処理を行ない、さらにＮ２雰囲気中、８００°Ｃにおいて急速熱処理を行なった場合をのＸ線回折パターン示す。
【００２０】
図３（Ａ）を参照するに、従来例に対応する試料Ａを除き、残りの全ての試料Ｂ１〜Ｂ３において、前記下側電極２５を構成するＲｕの（００２）面による回折ピークが観測されることがわかる。これは、前記下側電極２５の下のＴｉＮ／Ｔｉ構造を有する下地電極２４において、前記ＳｉＯ２膜２３上に形成されたＴｉ膜が強い自己配向性により＜００２＞方向に配向し、その結果形成されるＴｉ膜の（００２）面上に堆積されるＴｉＮ膜が（１１１）面を形成するためと考えられる。すなわち、Ｒｕ電極膜２５をこのようなＴｉＮの（１１１）面上に堆積することにより、膜２５は＜００２＞方向に配向し、Ｘ線回折パターン中にＲｕの（００２）面による反射が観測されるものと考えられる。
【００２１】
このように本発明の高誘電体キャパシタ２０においてＴｉＮの（１１１）面上にＲｕ膜２５を形成した場合、Ｒｕ膜２５は（００２）面を形成し、かかるＲｕの（００２）面上にＴａ２Ｏ５膜２６を形成した場合、図３（Ｂ）の拡大図よりわかるように前記Ｔａ２Ｏ５膜２６は＜００１＞方向に配向し、その結果Ｔａ２Ｏ５の（００１）面による回折ピークが観測されるようになる。その際、前記Ｔａ２Ｏ５（００１）面の回折ピークは試料Ｂ１においては非常に低いのに対し、試料Ｂ２あるいはＢ３ではＴａ２Ｏ５の回折ピークのうち、最大のピークとなる。これに対し、従来の高誘電体キャパシタ１０では、Ｔａ２Ｏ５の最大ピークは（１０１）面による反射に対応する。
【００２２】
図４は、このようにして得られた高誘電体キャパシタにおけるＴａ２Ｏ５キャパシタ誘電体膜の比誘電率を示す。
【００２３】
図４を参照するに、試料Ａは図３の試料Ａに対応するが、この場合には得られるＴａ２Ｏ５膜は２０〜３０程度の通常の比誘電率の値しか示さない。同様な結果は、前記下側電極１４がＳｉＮ膜上に形成された場合においても得られる。
【００２４】
これに対し、図４中の試料ＢはＲｕ（００２）電極２５上にＴａ２Ｏ５膜２６をスパッタリングにより約８ｎｍの厚さに堆積した直後の膜２６の比誘電率を示す。この場合にも、比誘電率の値は２５〜３２の範囲にしかならない。
【００２５】
さらに図４中、試料Ｃは前記Ｒｕ（００２）電極２５上にスパッタリングにより堆積された厚さが約８ｎｍのＴａ２Ｏ５膜２６を、大気中（０．０６Ｔｏｒｒ）あるいは真空中、３５０〜６５０°Ｃで熱処理した場合の膜２６の比誘電率を示す。この試料Ｃでは比誘電率の値が試料ＡあるいはＢのものよりもわずかに増大し、３０〜４５程度に達しているのがわかる。また図４中、試料Ｄは前記試料Ｃの熱処理温度を７００°Ｃ以上とした場合の結果を示すが、この場合にはＴａ２Ｏ５膜２６の比誘電率の値は５５〜７０程度まで増大する。
【００２６】
一方図４中、試料Ｅは先に説明した試料Ｂ３に対応し、Ｒｕ（００２）面上に堆積したアモルファスＴａ２Ｏ５膜２６をＮ２Ｏプラズマ中、３５０°Ｃで３分間処理した後、Ｎ２雰囲気中、８００°Ｃの温度で１分間急速熱処理した場合の比誘電率を示す。図４よりわかるように、試料Ｅの場合、Ｔａ２Ｏ５膜の比誘電率の値は９０〜１１０に達することがわかる。一方、試料Ｅにおいて前記Ｎ２雰囲気中における急速熱処理の温度を７００°Ｃとした場合には前記Ｔａ２Ｏ５膜２６の比誘電率の値は５５〜７０程度まで減少する。先にも説明したように、このように処理されたＴａ２Ｏ５膜２６は（００１）面により画成される。
【００２７】
このことから、Ｔａ２Ｏ５をキャパシタ誘電体膜とする高誘電体キャパシタ２０において、前記Ｔａ２Ｏ５膜に対して試料Ｅの処理を行なうことにより、同じ厚さのＴａ２Ｏ５膜を有する従来の高誘電体キャパシタ１０の約１２倍のキャパシタンスを実現することが可能になる。
【００２８】
図５は、図４の試料Ｅに対応する厚さが２８ｎｍのＴａ２Ｏ５膜を使った高誘電体キャパシタ２０のリーク電流特性を示す。ただし、この構成では前記ＴｉＮ／Ｔｉ下地膜が前記Ｓｉ基板１１上に直接に形成されている。この構成においては前記Ｔａ２Ｏ５膜のＳｉＯ２に換算した厚さは０．８６ｎｍとなるが、印加電圧を１Ｖとした場合のリーク電流は４．６×１０−８Ａ／ｃｍ２以下となる。
【００２９】
図６は、このようにしてＲｕ（００２）面上に形成された、（００１）面を有する前記図４の試料Ｅに対応するＴａ２Ｏ５膜の透過電子顕微鏡（ＴＥＭ）像を示す。図６を参照するに、Ｔａ２Ｏ５膜は前記Ｒｕ（００２）面上においてほぼ単結晶に近い板状結晶を形成することがわかる。また、このようにして得られたＴａ２Ｏ５板状結晶については、格子像も観察されている。
【００３０】
これに対し、図７は図４の試料Ｅの対応する高誘電体キャパシタのＴａ２Ｏ５膜のＴＥＭ像を示す。図７を参照するに、この高誘電体キャパシタではＴａ２Ｏ５膜が、図６の場合のような実質的に単結晶になっておらず、柱状結晶の集合になっているのがわかる。
【発明の実施の形態】
【００３１】
［第１実施例］
図８（Ａ）〜図１１（Ｋ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す。
【００３２】
図８（Ａ）を参照するに、基板３１中には拡散領域３１Ａが形成されており、前記基板上にはさらに前記拡散領域３１Ａに隣接して、典型的にはＳｉＯ２よりなる絶縁膜３２が形成されている。前記絶縁膜３２上にはＴｉ膜３３およびＴｉＮ膜３４を介して典型的にはＷよりなる導体パターン３５が配線パターンとして形成され、さらに前記配線パターン３５は層間絶縁膜３６により覆われる。前記導体パターン３５はＭＯＳトランジスタのゲート電極を構成してもよい。
【００３３】
次に図８（Ｂ）の工程において、前記層間絶縁膜３６中に前記拡散領域３１Ａを露出するコンタクトホール３６Ａが形成され、さらに図８（Ｃ）の工程において前記層間絶縁膜３６上に、前記コンタクトホール３６Ａの側壁および露出されている拡散領域３１Ａの表面を覆うようにＳｉＯ２膜３７が堆積される。
【００３４】
次に図９（Ｄ）の工程において前記ＳｉＯ２膜３７をエッチバックし、前記コンタクトホール３６Ａの側壁に前記絶縁膜３７を残したまま前記拡散領域３１Ａを露出し、さらに図９（Ｅ）の工程において図９（Ｄ）の構造上に導電性ポリシリコンあるいはアモルファスシリコンよりなる導体層３８をＣＶＤ法により堆積する。さらに図９（Ｆ）の工程で、前記層間絶縁膜３６上の導体層３８を化学機械研磨（ＣＭＰ）法により除去し、前記コンタクトホール３６Ａを埋める導体プラグ３８Ａを形成し、前記導体プラグ３８Ａを多少エッチバックした後、図１０（Ｇ）の工程で前記導体プラグ３８Ａ上にＴｉ膜３９およびＴｉＮ膜４０をスパッタリングおよび反応性スパッタリングにより、順次堆積する。
【００３５】
さらに図１０（Ｈ）の工程において、前記層間絶縁膜３６上に前記導体プラグ３８Ａ上のＴｉＮ膜４０を覆うようにＲｕ膜４１をスパッタリングにより堆積し、さらにその上にＳｉＯ２あるいはＴｉＮよりなるハードマスク層４２を堆積する。
【００３６】
さらに図１０（Ｉ）の工程において、前記ハードマスク層４２をパターニングしてハードマスクパターンを形成し、前記ハードマスクパターンをマスクに前記Ｒｕ層４１をパターニングして下側電極パターン４１Ａを形成する。
【００３７】
次に、図１１（Ｊ）の工程において、前記層間絶縁膜３６上に、前記下側電極パターン４１Ａを覆うようにＴａ２Ｏ５膜４３をスパッタリングにより堆積し、さらにこれをＮ２ＯプラズマあるいはＯ２プラズマ中、３００〜４５０°Ｃ、典型的には３５０°の温度において１〜５分間処理し、さらにＮ２雰囲気中、７００〜８５０°Ｃ、好ましくは約８００°Ｃの温度で２０〜１２０分間熱処理する。さらに、図１１（Ｋ）の工程で、図１１（Ｊ）の構造上にＰｔ等よりなる上側電極４４を、前記上側電極４４が前記Ｔａ２Ｏ５膜４３を覆うように堆積する。
【００３８】
図１１（Ｋ）の構造では、前記層間絶縁膜３６上にＴａ２Ｏ５膜４３をキャパシタ絶縁膜とする高誘電体キャパシタが、前記基板３１中の拡散領域３１Ａに、前記導電性プラグ３８Ａ，Ｔｉ膜３９およびＴｉＮ膜４０を介して電気的に接続された状態で形成される。かかる高誘電体キャパシタでは、Ｒｕよりなる前記下側電極４１Ａが（００２）面により画成されるため、前記Ｔａ２Ｏ５キャパシタ絶縁膜４３の主面が、図３（Ａ），（Ｂ）の試料Ｂ３に示すように（００１）配向面により画成される。また前記Ｔａ２Ｏ５キャパシタ絶縁膜４３は図４の試料Ｅのように非常に大きな比誘電率を有するため、高誘電体キャパシタは大きなキャパシタンスを示す。
【００３９】
本実施例の高誘電体キャパシタにおいては、前記Ｔｉ膜３９およびＴｉＮ膜４０のかわりにＷ膜およびＷＮｘ膜をそれぞれ使うことも可能である。Ｗ膜はスパッタリング法により容易に形成でき、またＷＮｘ膜は例えばスパッタリングにより形成されたＷ膜をＮＨ３雰囲気中、７００〜８００°Ｃで５〜６０分間程度熱処理することにより形成できる。
［第１参考例］
図１２（Ａ）〜１４（Ｈ）は本発明の第１参考例によるＤＲＡＭ５０の製造工程を示す図である。
【００４０】
図１２（Ａ）を参照するに、ｐ−型Ｓｉ基板５１上にはフィールド酸化膜５２によりメモリセル領域が形成される。さらに、前記Ｓｉ基板５１上にはゲート絶縁膜５３が前記メモリセル領域を覆うように形成され、ゲート電極５４が前記ゲート絶縁膜５３上に、通常のＭＯＳトランジスタと同様に形成される。ゲート電極５４はメモリセル領域を横断するワード線の一部を構成する。さらに、基板５１中には、前記ゲート電極５４の両側にｎ型の拡散領域５５，５６が、ゲート電極５４を自己整合マスクに使って形成される。
【００４１】
ＭＯＳトランジスタがこのようにして形成された後、前記基板５１上にはゲート電極５４を覆うようにＳｉＯ２膜５７が形成され、前記ＳｉＯ２膜５７中には周知のフォトリソグラフィー法により、前記拡散領域５５を露出するコンタクトホールが形成される。
【００４２】
さらに、前記コンタクトホールの形成の後、前記ＳｉＯ２膜５７上にはＷＳｉ層が前記コンタクトホールを含むように堆積され、その結果前記ＷＳｉ層は前記コンタクトホールにおいて前記拡散領域５５とコンタクトする。このＷＳｉ層をパターニングすることにより、図１２（Ａ）に示すビット線電極５８が形成される。
【００４３】
次に、図１２（Ｂ）の工程において、典型的にはＳｉＯ２よりなる層間絶縁膜５９が図１２（Ａ）の構造上に堆積され、例えばＣＭＰ（化学機械研磨）法を使った平坦化の後、前記層間絶縁膜５９中に拡散領域５６を露出する深いコンタクトホール６０が、高解像度フォトリソグラフィーにより形成される。
【００４４】
次に、図１２（Ｃ）の工程において、図１２（Ｂ）の構造上に、Ｐによりｎ＋型にドープされたポリシリコン膜６１が、ＣＶＤ法により、前記ポリシリコンＳｉ膜６１が前記コンタクトホール６０を充填するように堆積され、さらに図１３（Ｄ）の工程において前記ポリシリコン膜６１をドライエッチングにより層間絶縁膜５９の表面が露出するまでエッチバックすることにより、前記コンタクトホールをポリシリコンプラグ６２が充填した構造が得られる。
【００４５】
図１３（Ｄ）の工程では、さらに前記層間絶縁膜５９上にＴｉ膜（図示せず）がスパッタリング法により、前記ポリシリコンプラグ６２を覆うように形成され、さらにその上にＴｉＮ膜（図示せず）が反応性スパッタリング法により、拡散障壁層として形成される。図１３（Ｄ）の工程ではさらにその上に（００２）面を有するＲｕ膜６３がＡｒ雰囲気中、典型的には約２８０°Ｃ以上の基板温度でのスパッタリングにより形成され、前記Ｒｕ膜６３上にはＴａ２Ｏ５膜６４が、先に説明したＡｒ雰囲気中におけるスパッタリング法により形成される。堆積されたＴａ２Ｏ５膜６４は先に説明したようにＮ２ＯあるいはＯ２プラズマ中、３００〜４５０°Ｃの温度で１〜５分間処理され、膜６４中に形成された酸素欠損が解消される。さらに前記Ｔａ２Ｏ５膜６４をＮ２等の不活性雰囲気中、７００〜８５０°Ｃの温度で２０〜１２０秒間程度急速加熱処理することにより、結晶化する。このようにして結晶化したＴａ２Ｏ５膜６４は、先に図３（Ａ），（Ｂ）で説明したように（００１）面を有し、９０〜１１０、あるいはそれ以上の比誘電率を有する。
【００４６】
次に、図１３（Ｅ）の工程において、前記Ｔａ２Ｏ５膜６４およびその下のＲｕ膜６３はフォトリソグラフィー法により所望のパターンにパターニングされる。前記Ｒｕ膜６３のパターニングの結果、高誘電体キャパシタの下側電極６５が形成され、また前記Ｔａ２Ｏ５膜６４のパターニングの結果キャパシタ絶縁膜６６が形成される。
【００４７】
さらに、図１３（Ｆ）の工程では、図１３（Ｅ）の構造上に前記キャパシタ絶縁膜６６を覆うようにＳｉＯ２膜６７がＣＶＤ法により堆積され、さらに前記ＳｉＯ２膜６７中に前記キャパシタ絶縁膜６６を露出するコンタクトホール６８が形成される。さらに、図１４（Ｇ）の工程において、前記ＳｉＯ２膜６７上に露出したキャパシタ絶縁膜６６を覆うようにＰｔパターン６９が強誘電体キャパシタの上側電極として形成され、さらに図１４（Ｈ）の工程において、前記ＳｉＯ２膜６７上に前記上側電極６９を覆うように層間絶縁膜７０が形成される。また、前記層間絶縁膜７０上には配線パターン７１が形成される。
【００４８】
図１４（Ｈ）のＤＲＡＭ５０では、前記Ｔａ２Ｏ５膜をキャパシタ絶縁膜として有するメモリセルキャパシタの容量が非常に大きいため、メモリセルをサブミクロンあるいはサブクオーターミクロン以下に微細化しても安定な情報の保持が可能である。またＴａ２Ｏ５膜はスパッタリング法、およびそれに引き続く低温酸化工程および急速熱処理工程（ＲＴＮ）により、容易に、再現性良く、安価に形成することが可能である。
［第２参考例］
次に、本発明の第２参考例によるＤＲＡＭ８０を、図１５（Ａ）〜１７（Ｇ）を参照しながら説明する。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４９】
本参考例でも先の参考例と同様に、前記ｐ型Ｓｉ基板５１上にメモリセル領域がフィールド酸化膜５２により画成される。さらに、ゲート絶縁膜５３およびゲート電極５４が同様に形成されるが、図示の例では二つのゲート電極５４が形成されているのがわかる。
【００５０】
ゲート電極５４は電極５４の断面形状に対応したＳｉＯ２膜７２により覆われ、さらに前記ゲート電極５４をマスクに前記基板５１中、前記ゲート電極５４の両側に拡散領域５５および５６が形成される。一方、前記ゲート電極５４は前記ＳｉＯ２膜７２を自己整合マスクとしてパターニングされる。
【００５１】
次に、図１５（Ｂ）の工程において図１５（Ａ）の構造は先の参考例と同様にＳｉＯ２膜５７により覆われ、前記ＳｉＯ２膜５７のうち、前記拡散領域５５に対応する部分に基板５１に実質的に垂直に作用する異方性エッチングを行ない、前記拡散領域５５を露出するコンタクトホール７３を自己整合的に形成する。このようにして形成された自己整合コンタクトホール７３はゲート電極５４の側壁を覆うＳｉＯ２膜７７により画成される。
【００５２】
図１５（Ｂ）の工程の後、図１５（Ｃ）の工程においてＷＳｉ層を堆積し、これをパターニングすることにより、前記拡散領域５５にコンタクトするビット線５８が形成される。
【００５３】
次に、図１６（Ｄ）の工程において、図１５（Ｃ）の構造上に層間絶縁膜５９を堆積し、ＣＭＰ法により平坦化した後、前記層間絶縁膜５９中に前記拡散領域５６を露出するコンタクトホール６０を形成する。コンタクトホール６０を形成した後、図１６（Ｄ）の構造上にはＰによりｎ型にドープされたアモルファスシリコン膜がＣＶＤ法により、前記コンタクトホール６０を埋めるように堆積される。このように堆積されたアモルファスシリコン膜のうち、層間絶縁膜５９上に堆積した部分は除去され、その結果前記コンタクトホール６０がアモルファスシリコンよりなる導体プラグ６２により埋められた構造が得られる。
【００５４】
このように導体プラグを形成した後、図１６（Ｅ）の工程においてＴｉ膜を、Ｔｉをターゲットとして使うスパッタリング法により、約２０ｎｍの厚さに堆積する。さらに前記Ｔｉ膜の堆積の後、同じＴｉターゲットを使った反応性スパッタリングをＮ２雰囲気中で行なうことにより、厚さが約５０ｎｍのＴｉＮ膜を前記Ｔｉ膜上に形成する。
【００５５】
前記ＴｉＮ膜は導体膜６３の一部を構成するが、本参考例では前記ＴｉＮ膜上に前記導体膜６３の残りの部分としてＲｕ膜を、Ｒｕターゲットを使ったスパッタリング法により堆積する。前記Ｒｕ膜のスパッタリングは先に説明したのと同様な条件下で、約１００ｎｍの厚さになるように行われ、その結果形成された前記導体膜６３は、Ｒｕ／ＴｉＮ／Ｔｉ構造を有するようになる。
【００５６】
前記導体膜６３が形成された後、前記Ｒｕ膜はレジストパターンをマスクにドライエッチングあるいはイオンミリング法によりパターニングされ、さらにその下のＴｉＮ／Ｔｉ膜が前記Ｒｕパターンをマスクに、ＣＨ２ＣｌとＣｌ２の混合ガスをエッチングガスとしたドライエッチング工程により、パターニングされる。その結果、前記Ｒｕ／ＴｉＮ／Ｔｉ構造を有する下側電極６５が、図１７（Ｆ）に示すように前記層間絶縁膜５９上に形成される。このようにして形成された下側電極６５中のＲｕパターンは、先にも説明したように（００２）面を有する。
【００５７】
図１７（Ｆ）の工程では、さらに前記下側電極６５上にＴａ２Ｏ５膜６６が先に説明したようにＡｒ雰囲気中でのスパッタリングにより形成され、さらにこれを２８０〜３００°Ｃの温度でＮ２ＯプラズマあるいはＯ２プラズマ処理することにより、膜６６中の酸素欠損が解消される。さらに、堆積されたＴａ２Ｏ５膜６６をＮ２雰囲気中において７００〜８５０°Ｃの温度で２０〜１２０秒間程度熱処理することにより、結晶化される。このようにして結晶化されたＴａ２Ｏ５膜６６は（００１）面を有し、９０〜１１０程度の非常に大きな比誘電率を示す。
【００５８】
さらに、図１７（Ｆ）の工程では、前記Ｔａ２Ｏ５膜６６上にさらにＰｔ膜が堆積され、レジストパターンを使ったイオンミリング法を適用することにより上側電極６９が形成される。さらに前記Ｔａ２Ｏ５膜６６を同じレジストパターンをマスクにイオンミリング法によりパターニングすることにより、キャパシタ絶縁膜が形成される。前記下側電極６５、キャパシタ絶縁膜６６および上側電極６９は、前記導体プラグ６２により前記拡散領域５６に電気的に接続された高誘電体メモリセルキャパシタを形成する。
【００５９】
さらに、図１７（Ｇ）の工程において層間絶縁膜７０が前記層間絶縁膜５９上に、前記高誘電体メモリセルキャパシタを覆うように堆積され、さらに前記層間絶縁膜７０上にＡｌあるいはＡｌ合金よりなる配線パターン７１が形成される。
【００６０】
本参考例によるＤＲＡＭ８０においても、前記Ｔａ２Ｏ５膜をキャパシタ絶縁膜として有するメモリセルキャパシタの容量が非常に大きいため、メモリセルをサブミクロンあるいはサブクオーターミクロン以下に微細化しても安定な情報の保持が可能である。またＴａ２Ｏ５膜はスパッタリング法、およびそれに引き続く低温酸化工程および急速熱処理工程（ＲＴＮ）により、容易に、再現性良く、安価に形成することが可能である。
【００６１】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【発明の効果】
【００６２】
請求項１〜２記載の本発明の特徴によれば、Ｔａ２Ｏ５膜をキャパシタ絶縁膜として有する高誘電体キャパシタの容量が非常に大きいため、例えば本発明の高誘電体キャパシタをサブミクロンあるいはサブクオーターミクロン以下の微細化されたＤＲＡＭにおいてメモリセルキャパシタとして使っても、安定な情報の保持が可能である。またＴａ２Ｏ５膜はスパッタリング法、およびそれに引き続く低温酸化工程および急速熱処理工程（ＲＴＮ）により、容易に、再現性良く、安価に形成することが可能である。
【図面の簡単な説明】
【図１】 （Ａ）〜（Ｄ）は、従来の高誘電体キャパシタの製造工程を説明する図である。
【図２】 （Ａ）〜（Ｄ）は、本発明による高誘電体キャパシタの原理を示す図である。
【図３】 （Ａ），（Ｂ）は、本発明による高誘電体キャパシタにおける下部電極およびその上の高誘電体膜のＸ線回折図形を示す図である。
【図４】 本発明による高誘電体膜の誘電率を、従来の高誘電体膜の誘電率と比較して示す図である。
【図５】 本発明による高誘電体キャパシタのリーク電流特性を示す図である。
【図６】 本発明による高誘電体キャパシタの断面ＴＥＭ像を示す図である。
【図７】 異なった条件で形成した高誘電体キャパシタの断面ＴＥＭ像を示す図である。
【図８】 （Ａ）〜（Ｃ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その１）である。
【図９】 （Ｄ）〜（Ｆ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その２）である。
【図１０】 （Ｇ）〜（Ｉ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その３）である。
【図１１】 （Ｊ）〜（Ｋ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その４）である。
【図１２】 （Ａ）〜（Ｃ）は、本発明の第１参考例によるＤＲＡＭの製造工程を示す図（その（１）である。
【図１３】 （Ｄ）〜（Ｆ）は、本発明の第１参考例によるＤＲＡＭの製造工程を示す図（その（２）である。
【図１４】 （Ｇ）〜（Ｈ）は、本発明の第１参考例によるＤＲＡＭの製造工程を示す図（その（３）である。
【図１５】 （Ａ）〜（Ｃ）は、本発明の第２参考例によるＤＲＡＭの製造工程を示す図（その（１）である。
【図１６】 （Ｄ）〜（Ｅ）は、本発明の第２参考例によるＤＲＡＭの製造工程を示す図（その（２）である。
【図１７】 （Ｆ）〜（Ｇ）は、本発明の第２参考例によるＤＲＡＭの製造工程を示す図（その（３）である。
【符号の説明】
１０，２０，３０ 高誘電体キャパシタ
１１，３１ Ｓｉ基板
１２ フィールド酸化膜
１３ ポリシリコンパターン
１４，２３ ＳｉＯ２膜
１５ Ｔａ２Ｏ５膜
１６，２７，４４ 上側電極
２４ ＴｉＮ／Ｔｉ膜
２５ Ｒｕ（００２）下側電極
２６，４３ Ｔａ２Ｏ５（００１）膜
３１Ａ，５５，５６ 拡散領域
３２ 絶縁膜
３３，３９ Ｔｉ膜
３４，４０ ＴｉＮ膜
３５ 導体パターン
３６ 層間絶縁膜
３６Ａ コンタクトホール
３７ 側壁絶縁膜
３８ 導体膜
３８Ａ 導体プラグ
４１ Ｒｕ膜
４１Ａ Ｒｕ（００２）電極
４２ ＳｉＯ２膜
５０ ＤＲＡＭ
５１ Ｓｉ基板
５２ フィールド酸化膜
５３ ゲート絶縁膜
５４ ゲート電極
５７ ＳｉＯ２膜
５８ ビット線電極
５９ 層間絶縁膜
６０ コンタクトホール
６１ 導体膜
６２ 導体プラグ
６３ ＴｉＮ／Ｔｉ下地膜
６４ Ｒｕ（００２）膜
６５ ＴｉＮ／Ｔｉ下地パターン
６６ Ｒｕ（００２）下側電極
６７ ＳｉＯ２膜
６８ Ｔａ２Ｏ５（００１）キャパシタ絶縁膜
６９ 上側電極
７０ 層間絶縁膜
７１ 配線パターン
７２ ＳｉＯ２膜
７３ 自己整合開口部
【発明の属する技術分野】
【０００２】
本発明は一般に半導体装置に関し、特に高誘電体キャパシタ、かかる高誘電体キャパシタを有する半導体装置、およびその製造方法に関する。
【０００３】
微細化技術の進歩に伴って、半導体装置を集積化した半導体集積回路の集積密度は年々向上している。これに伴い、個々の半導体装置も年々微細化されており、その結果半導体装置の動作速度が向上している。また、ＤＲＡＭのようなキャパシタを有する半導体記憶装置においては、かかる微細化により保持される情報量が増大する。
【従来の技術】
【０００４】
一方、ＤＲＡＭのように情報をキャパシタ中に電荷の形で保持する半導体記憶装置では、微細化が行き過ぎるとキャパシタの容量が非常に小さくなり、個々のメモリセルキャパタに保持される電荷量が減少するため、安定な情報の保持が困難になる。キャパシタ容量の減少は、キャパシタ絶縁膜の厚さを減少させればある程度は補償できるが、従来のＳｉＯ２膜あるいはＳｉＮ膜をキャパシタ絶縁膜に使った場合には、ＤＲＡＭをいわゆるサブミクロンルールあるいはサブクオーターミクロンルールで作製しようとするとキャパシタ絶縁膜の厚さを数ｎｍ以下にまで減少させる必要が出てくる。しかし、このような薄いキャパシタ絶縁膜を欠陥なしに形成することは困難であり、またこのように薄いキャパシタ絶縁膜ではトンネル効果によるリーク電流の発生を回避することが困難である。
【０００５】
これに対し従来より、ＤＲＡＭのメモリセルキャパシタにおいて、キャパシタ絶縁膜としてＴａ２Ｏ５を使うことが提案されており、さまざまな研究がなされている。
【０００６】
図１（Ａ）〜（Ｄ）は、従来のＴａ２Ｏ５キャパシタ絶縁膜を使ったＭＩＳキャパシタの製造工程を示す。
【０００７】
図１（Ａ）を参照するに、Ｓｉ基板１１上にはフィールド酸化膜１２によりキャパシタ形成領域が画成され、図１（Ｂ）の工程において前記キャパシタ形成領域上にポリシリコンパターン１３とＳｉＮパターン１４とが、ポリシリコン膜およびＳｉＮ膜を順次堆積しパターニングすることにより形成される。前記ポリシリコンパターン１３はキャパシタの下側電極を構成する。また前記ＳｉＮパターン１４は典型的には２ｎｍの厚さに形成される。
【０００８】
次に、図１（Ｃ）の工程において図１（Ｂ）の構造上にＴａ２Ｏ５膜を典型的には約８ｎｍの厚さに堆積し、さらにパターニングすることによりＴａ２Ｏ５キャパシタ絶縁膜１５を形成する。さらに図１（Ｄ）の工程において前記キャパシタ絶縁膜１５上にＰｔ等よりなる上側電極パターン１６を形成する。
【発明が解決しようとする課題】
【０００９】
Ｔａ２Ｏ５は単金属酸化物であり、従って図１（Ｃ）の工程において前記Ｔａ２Ｏ５キャパシタ絶縁膜１５はスパッタあるいはＣＶＤ法により安定して形成することが可能である。一方、Ｔａ２Ｏ５はバルク結晶の状態で３０〜４０程度の比誘電率を有しており、また薄膜の形でも同様の比誘電率が得られているが、この比誘電率の値は、ＰＺＴ（Ｐｂ［Ｚｒ，Ｔｉ］Ｏ３）やＳＴＯ（ＳｒＴｉＯ３）のようなペロブスカイト型の複合酸化物の値よりも一桁程度小さい。
【００１０】
単金属酸化物であるＴａ２Ｏ５においてペロブスカイト型複合酸化物と同程度の比誘電率が実現できれば、非常に大きな容量を有するキャパシタを容易に、安定して、かつ安価に形成できると考えられる。
【００１１】
そこで本発明の課題は上記の課題を解決した、新規で有用な高誘電体キャパシタ、かかる高誘電体キャパシタを使った半導体装置、およびその製造方法を提供することを概括的課題とする。
【００１２】
本発明のより具体的な課題は、Ｔａ２Ｏ５をキャパシタ絶縁膜に使ったキャパシタにおいてキャパシタ絶縁膜の比誘電率を向上させることにある。
【００１３】
さらに、本発明の課題は比誘電率を向上させたＴａ２Ｏ５キャパシタ絶縁膜を有するキャパシタを使った半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、上記の課題を請求項１に記載したように、
下側電極と、前記下側電極上に形成されたＴａ 2 Ｏ 5 よりなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上側電極とよりなる高誘電体キャパシタの製造方法において、
基板上に、シリコン酸化膜を介して、前記下側電極として、Ｔｉ膜とＴｉＮ膜とを、前記Ｔｉ膜が（００２）自己配向を有し、前記ＴｉＮ膜が（１１１）配向を有するように順次堆積する工程を含み、前記ＴｉＮ膜上に（００２）面を有するＲｕ膜を形成する工程と、
前記キャパシタ絶縁膜として、前記Ｒｕ膜上にＴａ 2 Ｏ 5 膜を堆積する工程と、
前記キャパシタ絶縁膜上に前記上側電極を形成する工程とを含み、
前記キャパシタ絶縁膜を形成する工程は、
前記Ｔａ 2 Ｏ 5 膜を、Ｎ 2 Ｏプラズマを用いて酸素欠損が補償されるように酸化する工程と、
前記酸化されたＴａ 2 Ｏ 5 膜を、８００〜８５０℃の温度において、不活性雰囲気中において、前記Ｔａ 2 Ｏ 5 膜が（００１）配向を有するように、また前記Ｔａ ２ Ｏ ５ 膜が９０〜１１０の範囲の比誘電率を有するように、結晶化する工程とよりなることを特徴とする高誘電体キャパシタの製造方法により、または
請求項２に記載したように、
前記Ｔａ 2 Ｏ 5 膜を酸化する工程は、３００〜４００℃の温度において実行されることを特徴とする請求項１記載の高誘電体キャパシタの製造方法により解決する。
【００１５】
［作用］
図２（Ａ）〜（Ｄ）は、本発明による高誘電体キャパシタの２０の原理を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１６】
図２（Ａ）を参照するに、本発明による高誘電体キャパシタ２０においてもＳｉ基板１１上にフィールド酸化膜パターン１２によりキャパシタ形成領域が画成されるが、高誘電体キャパシタ２０においては図２（Ｂ）の工程において前記Ｓｉ基板１１のキャパシタ形成領域にＳｉＯ２膜２３を酸化工程あるいはＣＶＤ工程により形成し、さらに前記ＳｉＯ２膜２３上に厚さが約８ｎｍのＴｉ膜パターンとＴｉＮ膜パターンとを、それぞれスパッタリング法および反応性スパッタリング法により順次堆積して下地膜２４を形成し、さらにその上にＲｕ膜２５を下側電極として形成する。典型的には、前記Ｒｕ電極２５はＲｕの焼結ターゲットを使い、５ｍＴｏｒｒのＡｒ雰囲気中、基板温度を約３００°Ｃに設定してスパッタリングを行なうことにより形成する。
【００１７】
次に図２（Ｃ）の工程において、前記図２（Ｂ）の構造上に、前記下側電極２５を覆うようにＴａ２Ｏ５膜パターン２６を、キャパシタ絶縁膜として、典型的にはスパッタリング法により、典型的には約８ｎｍの厚さに形成し、さらに図２（Ｄ）の工程において前記キャパシタ絶縁膜２６を覆うようにＰｔよりなる上側電極２７を、スパッタリング法等により形成する。
【００１８】
前記図２（Ｃ）の工程において、前記Ｔａ２Ｏ５膜パターン２６は例えばＴａ２Ｏ５ターゲットを使い、０．００５Ｔｏｒｒ以下の無酸素Ａｒ雰囲気中、基板温度を２８０°Ｃ以上、好ましくは約３００°Ｃに設定してスパッタリングを行なうことにより堆積される。このようにして形成されたＴａ２Ｏ５膜２６は堆積直後にはアモルファス状態にあるが、３００〜４５０°Ｃの温度においてＮ２ＯあるいはＯ２プラズマ雰囲気中において１〜１．５分間処理することにより膜中の酸素欠損が補償され、さらに７５０〜８００°Ｃの温度においてＮ２雰囲気中あるいはＡｒ雰囲気中において２０〜１２０秒間急速熱処理を行なうことにより結晶化される。
【００１９】
図３（Ａ），（Ｂ）は、前記図２（Ｃ）の状態のＴａ２Ｏ５膜２６のＸ線回折パターンを示す。ただし、図３（Ｂ）は図３（Ａ）の回折パターンの一部を拡大して示す拡大図である。図３（Ａ），（Ｂ）中、試料Ａとあるのは前記従来の高誘電体キャパシタ１０において、図１（Ｃ）の工程で前記Ｔａ２Ｏ５膜１５に対して酸化雰囲気中、約８５０°Ｃの温度で熱処理を行なった場合のＸ線回折パターンを、試料Ｂ１とあるのは前記高誘電体キャパシタ２０において図２（Ｃ）の工程においてＮ２雰囲気中、８００°Ｃにおいて急速熱処理を行なった場合のＸ線回折パターンを、試料Ｂ２とあるのは前記高誘電体キャパシタ２０において図２（Ｃ）の工程においてＯ２雰囲気中、８００°Ｃにおいて急速熱処理を行なった場合のＸ線回折パターンを、さらに試料Ｂ３とあるのは先に説明したように、前記高誘電体キャパシタ２０において図２（Ｃ）の工程において前記Ｔａ２Ｏ５膜２６に対して３００〜４５０°Ｃの温度においてＮ２Ｏプラズマ処理を行ない、さらにＮ２雰囲気中、８００°Ｃにおいて急速熱処理を行なった場合をのＸ線回折パターン示す。
【００２０】
図３（Ａ）を参照するに、従来例に対応する試料Ａを除き、残りの全ての試料Ｂ１〜Ｂ３において、前記下側電極２５を構成するＲｕの（００２）面による回折ピークが観測されることがわかる。これは、前記下側電極２５の下のＴｉＮ／Ｔｉ構造を有する下地電極２４において、前記ＳｉＯ２膜２３上に形成されたＴｉ膜が強い自己配向性により＜００２＞方向に配向し、その結果形成されるＴｉ膜の（００２）面上に堆積されるＴｉＮ膜が（１１１）面を形成するためと考えられる。すなわち、Ｒｕ電極膜２５をこのようなＴｉＮの（１１１）面上に堆積することにより、膜２５は＜００２＞方向に配向し、Ｘ線回折パターン中にＲｕの（００２）面による反射が観測されるものと考えられる。
【００２１】
このように本発明の高誘電体キャパシタ２０においてＴｉＮの（１１１）面上にＲｕ膜２５を形成した場合、Ｒｕ膜２５は（００２）面を形成し、かかるＲｕの（００２）面上にＴａ２Ｏ５膜２６を形成した場合、図３（Ｂ）の拡大図よりわかるように前記Ｔａ２Ｏ５膜２６は＜００１＞方向に配向し、その結果Ｔａ２Ｏ５の（００１）面による回折ピークが観測されるようになる。その際、前記Ｔａ２Ｏ５（００１）面の回折ピークは試料Ｂ１においては非常に低いのに対し、試料Ｂ２あるいはＢ３ではＴａ２Ｏ５の回折ピークのうち、最大のピークとなる。これに対し、従来の高誘電体キャパシタ１０では、Ｔａ２Ｏ５の最大ピークは（１０１）面による反射に対応する。
【００２２】
図４は、このようにして得られた高誘電体キャパシタにおけるＴａ２Ｏ５キャパシタ誘電体膜の比誘電率を示す。
【００２３】
図４を参照するに、試料Ａは図３の試料Ａに対応するが、この場合には得られるＴａ２Ｏ５膜は２０〜３０程度の通常の比誘電率の値しか示さない。同様な結果は、前記下側電極１４がＳｉＮ膜上に形成された場合においても得られる。
【００２４】
これに対し、図４中の試料ＢはＲｕ（００２）電極２５上にＴａ２Ｏ５膜２６をスパッタリングにより約８ｎｍの厚さに堆積した直後の膜２６の比誘電率を示す。この場合にも、比誘電率の値は２５〜３２の範囲にしかならない。
【００２５】
さらに図４中、試料Ｃは前記Ｒｕ（００２）電極２５上にスパッタリングにより堆積された厚さが約８ｎｍのＴａ２Ｏ５膜２６を、大気中（０．０６Ｔｏｒｒ）あるいは真空中、３５０〜６５０°Ｃで熱処理した場合の膜２６の比誘電率を示す。この試料Ｃでは比誘電率の値が試料ＡあるいはＢのものよりもわずかに増大し、３０〜４５程度に達しているのがわかる。また図４中、試料Ｄは前記試料Ｃの熱処理温度を７００°Ｃ以上とした場合の結果を示すが、この場合にはＴａ２Ｏ５膜２６の比誘電率の値は５５〜７０程度まで増大する。
【００２６】
一方図４中、試料Ｅは先に説明した試料Ｂ３に対応し、Ｒｕ（００２）面上に堆積したアモルファスＴａ２Ｏ５膜２６をＮ２Ｏプラズマ中、３５０°Ｃで３分間処理した後、Ｎ２雰囲気中、８００°Ｃの温度で１分間急速熱処理した場合の比誘電率を示す。図４よりわかるように、試料Ｅの場合、Ｔａ２Ｏ５膜の比誘電率の値は９０〜１１０に達することがわかる。一方、試料Ｅにおいて前記Ｎ２雰囲気中における急速熱処理の温度を７００°Ｃとした場合には前記Ｔａ２Ｏ５膜２６の比誘電率の値は５５〜７０程度まで減少する。先にも説明したように、このように処理されたＴａ２Ｏ５膜２６は（００１）面により画成される。
【００２７】
このことから、Ｔａ２Ｏ５をキャパシタ誘電体膜とする高誘電体キャパシタ２０において、前記Ｔａ２Ｏ５膜に対して試料Ｅの処理を行なうことにより、同じ厚さのＴａ２Ｏ５膜を有する従来の高誘電体キャパシタ１０の約１２倍のキャパシタンスを実現することが可能になる。
【００２８】
図５は、図４の試料Ｅに対応する厚さが２８ｎｍのＴａ２Ｏ５膜を使った高誘電体キャパシタ２０のリーク電流特性を示す。ただし、この構成では前記ＴｉＮ／Ｔｉ下地膜が前記Ｓｉ基板１１上に直接に形成されている。この構成においては前記Ｔａ２Ｏ５膜のＳｉＯ２に換算した厚さは０．８６ｎｍとなるが、印加電圧を１Ｖとした場合のリーク電流は４．６×１０−８Ａ／ｃｍ２以下となる。
【００２９】
図６は、このようにしてＲｕ（００２）面上に形成された、（００１）面を有する前記図４の試料Ｅに対応するＴａ２Ｏ５膜の透過電子顕微鏡（ＴＥＭ）像を示す。図６を参照するに、Ｔａ２Ｏ５膜は前記Ｒｕ（００２）面上においてほぼ単結晶に近い板状結晶を形成することがわかる。また、このようにして得られたＴａ２Ｏ５板状結晶については、格子像も観察されている。
【００３０】
これに対し、図７は図４の試料Ｅの対応する高誘電体キャパシタのＴａ２Ｏ５膜のＴＥＭ像を示す。図７を参照するに、この高誘電体キャパシタではＴａ２Ｏ５膜が、図６の場合のような実質的に単結晶になっておらず、柱状結晶の集合になっているのがわかる。
【発明の実施の形態】
【００３１】
［第１実施例］
図８（Ａ）〜図１１（Ｋ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す。
【００３２】
図８（Ａ）を参照するに、基板３１中には拡散領域３１Ａが形成されており、前記基板上にはさらに前記拡散領域３１Ａに隣接して、典型的にはＳｉＯ２よりなる絶縁膜３２が形成されている。前記絶縁膜３２上にはＴｉ膜３３およびＴｉＮ膜３４を介して典型的にはＷよりなる導体パターン３５が配線パターンとして形成され、さらに前記配線パターン３５は層間絶縁膜３６により覆われる。前記導体パターン３５はＭＯＳトランジスタのゲート電極を構成してもよい。
【００３３】
次に図８（Ｂ）の工程において、前記層間絶縁膜３６中に前記拡散領域３１Ａを露出するコンタクトホール３６Ａが形成され、さらに図８（Ｃ）の工程において前記層間絶縁膜３６上に、前記コンタクトホール３６Ａの側壁および露出されている拡散領域３１Ａの表面を覆うようにＳｉＯ２膜３７が堆積される。
【００３４】
次に図９（Ｄ）の工程において前記ＳｉＯ２膜３７をエッチバックし、前記コンタクトホール３６Ａの側壁に前記絶縁膜３７を残したまま前記拡散領域３１Ａを露出し、さらに図９（Ｅ）の工程において図９（Ｄ）の構造上に導電性ポリシリコンあるいはアモルファスシリコンよりなる導体層３８をＣＶＤ法により堆積する。さらに図９（Ｆ）の工程で、前記層間絶縁膜３６上の導体層３８を化学機械研磨（ＣＭＰ）法により除去し、前記コンタクトホール３６Ａを埋める導体プラグ３８Ａを形成し、前記導体プラグ３８Ａを多少エッチバックした後、図１０（Ｇ）の工程で前記導体プラグ３８Ａ上にＴｉ膜３９およびＴｉＮ膜４０をスパッタリングおよび反応性スパッタリングにより、順次堆積する。
【００３５】
さらに図１０（Ｈ）の工程において、前記層間絶縁膜３６上に前記導体プラグ３８Ａ上のＴｉＮ膜４０を覆うようにＲｕ膜４１をスパッタリングにより堆積し、さらにその上にＳｉＯ２あるいはＴｉＮよりなるハードマスク層４２を堆積する。
【００３６】
さらに図１０（Ｉ）の工程において、前記ハードマスク層４２をパターニングしてハードマスクパターンを形成し、前記ハードマスクパターンをマスクに前記Ｒｕ層４１をパターニングして下側電極パターン４１Ａを形成する。
【００３７】
次に、図１１（Ｊ）の工程において、前記層間絶縁膜３６上に、前記下側電極パターン４１Ａを覆うようにＴａ２Ｏ５膜４３をスパッタリングにより堆積し、さらにこれをＮ２ＯプラズマあるいはＯ２プラズマ中、３００〜４５０°Ｃ、典型的には３５０°の温度において１〜５分間処理し、さらにＮ２雰囲気中、７００〜８５０°Ｃ、好ましくは約８００°Ｃの温度で２０〜１２０分間熱処理する。さらに、図１１（Ｋ）の工程で、図１１（Ｊ）の構造上にＰｔ等よりなる上側電極４４を、前記上側電極４４が前記Ｔａ２Ｏ５膜４３を覆うように堆積する。
【００３８】
図１１（Ｋ）の構造では、前記層間絶縁膜３６上にＴａ２Ｏ５膜４３をキャパシタ絶縁膜とする高誘電体キャパシタが、前記基板３１中の拡散領域３１Ａに、前記導電性プラグ３８Ａ，Ｔｉ膜３９およびＴｉＮ膜４０を介して電気的に接続された状態で形成される。かかる高誘電体キャパシタでは、Ｒｕよりなる前記下側電極４１Ａが（００２）面により画成されるため、前記Ｔａ２Ｏ５キャパシタ絶縁膜４３の主面が、図３（Ａ），（Ｂ）の試料Ｂ３に示すように（００１）配向面により画成される。また前記Ｔａ２Ｏ５キャパシタ絶縁膜４３は図４の試料Ｅのように非常に大きな比誘電率を有するため、高誘電体キャパシタは大きなキャパシタンスを示す。
【００３９】
本実施例の高誘電体キャパシタにおいては、前記Ｔｉ膜３９およびＴｉＮ膜４０のかわりにＷ膜およびＷＮｘ膜をそれぞれ使うことも可能である。Ｗ膜はスパッタリング法により容易に形成でき、またＷＮｘ膜は例えばスパッタリングにより形成されたＷ膜をＮＨ３雰囲気中、７００〜８００°Ｃで５〜６０分間程度熱処理することにより形成できる。
［第１参考例］
図１２（Ａ）〜１４（Ｈ）は本発明の第１参考例によるＤＲＡＭ５０の製造工程を示す図である。
【００４０】
図１２（Ａ）を参照するに、ｐ−型Ｓｉ基板５１上にはフィールド酸化膜５２によりメモリセル領域が形成される。さらに、前記Ｓｉ基板５１上にはゲート絶縁膜５３が前記メモリセル領域を覆うように形成され、ゲート電極５４が前記ゲート絶縁膜５３上に、通常のＭＯＳトランジスタと同様に形成される。ゲート電極５４はメモリセル領域を横断するワード線の一部を構成する。さらに、基板５１中には、前記ゲート電極５４の両側にｎ型の拡散領域５５，５６が、ゲート電極５４を自己整合マスクに使って形成される。
【００４１】
ＭＯＳトランジスタがこのようにして形成された後、前記基板５１上にはゲート電極５４を覆うようにＳｉＯ２膜５７が形成され、前記ＳｉＯ２膜５７中には周知のフォトリソグラフィー法により、前記拡散領域５５を露出するコンタクトホールが形成される。
【００４２】
さらに、前記コンタクトホールの形成の後、前記ＳｉＯ２膜５７上にはＷＳｉ層が前記コンタクトホールを含むように堆積され、その結果前記ＷＳｉ層は前記コンタクトホールにおいて前記拡散領域５５とコンタクトする。このＷＳｉ層をパターニングすることにより、図１２（Ａ）に示すビット線電極５８が形成される。
【００４３】
次に、図１２（Ｂ）の工程において、典型的にはＳｉＯ２よりなる層間絶縁膜５９が図１２（Ａ）の構造上に堆積され、例えばＣＭＰ（化学機械研磨）法を使った平坦化の後、前記層間絶縁膜５９中に拡散領域５６を露出する深いコンタクトホール６０が、高解像度フォトリソグラフィーにより形成される。
【００４４】
次に、図１２（Ｃ）の工程において、図１２（Ｂ）の構造上に、Ｐによりｎ＋型にドープされたポリシリコン膜６１が、ＣＶＤ法により、前記ポリシリコンＳｉ膜６１が前記コンタクトホール６０を充填するように堆積され、さらに図１３（Ｄ）の工程において前記ポリシリコン膜６１をドライエッチングにより層間絶縁膜５９の表面が露出するまでエッチバックすることにより、前記コンタクトホールをポリシリコンプラグ６２が充填した構造が得られる。
【００４５】
図１３（Ｄ）の工程では、さらに前記層間絶縁膜５９上にＴｉ膜（図示せず）がスパッタリング法により、前記ポリシリコンプラグ６２を覆うように形成され、さらにその上にＴｉＮ膜（図示せず）が反応性スパッタリング法により、拡散障壁層として形成される。図１３（Ｄ）の工程ではさらにその上に（００２）面を有するＲｕ膜６３がＡｒ雰囲気中、典型的には約２８０°Ｃ以上の基板温度でのスパッタリングにより形成され、前記Ｒｕ膜６３上にはＴａ２Ｏ５膜６４が、先に説明したＡｒ雰囲気中におけるスパッタリング法により形成される。堆積されたＴａ２Ｏ５膜６４は先に説明したようにＮ２ＯあるいはＯ２プラズマ中、３００〜４５０°Ｃの温度で１〜５分間処理され、膜６４中に形成された酸素欠損が解消される。さらに前記Ｔａ２Ｏ５膜６４をＮ２等の不活性雰囲気中、７００〜８５０°Ｃの温度で２０〜１２０秒間程度急速加熱処理することにより、結晶化する。このようにして結晶化したＴａ２Ｏ５膜６４は、先に図３（Ａ），（Ｂ）で説明したように（００１）面を有し、９０〜１１０、あるいはそれ以上の比誘電率を有する。
【００４６】
次に、図１３（Ｅ）の工程において、前記Ｔａ２Ｏ５膜６４およびその下のＲｕ膜６３はフォトリソグラフィー法により所望のパターンにパターニングされる。前記Ｒｕ膜６３のパターニングの結果、高誘電体キャパシタの下側電極６５が形成され、また前記Ｔａ２Ｏ５膜６４のパターニングの結果キャパシタ絶縁膜６６が形成される。
【００４７】
さらに、図１３（Ｆ）の工程では、図１３（Ｅ）の構造上に前記キャパシタ絶縁膜６６を覆うようにＳｉＯ２膜６７がＣＶＤ法により堆積され、さらに前記ＳｉＯ２膜６７中に前記キャパシタ絶縁膜６６を露出するコンタクトホール６８が形成される。さらに、図１４（Ｇ）の工程において、前記ＳｉＯ２膜６７上に露出したキャパシタ絶縁膜６６を覆うようにＰｔパターン６９が強誘電体キャパシタの上側電極として形成され、さらに図１４（Ｈ）の工程において、前記ＳｉＯ２膜６７上に前記上側電極６９を覆うように層間絶縁膜７０が形成される。また、前記層間絶縁膜７０上には配線パターン７１が形成される。
【００４８】
図１４（Ｈ）のＤＲＡＭ５０では、前記Ｔａ２Ｏ５膜をキャパシタ絶縁膜として有するメモリセルキャパシタの容量が非常に大きいため、メモリセルをサブミクロンあるいはサブクオーターミクロン以下に微細化しても安定な情報の保持が可能である。またＴａ２Ｏ５膜はスパッタリング法、およびそれに引き続く低温酸化工程および急速熱処理工程（ＲＴＮ）により、容易に、再現性良く、安価に形成することが可能である。
［第２参考例］
次に、本発明の第２参考例によるＤＲＡＭ８０を、図１５（Ａ）〜１７（Ｇ）を参照しながら説明する。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４９】
本参考例でも先の参考例と同様に、前記ｐ型Ｓｉ基板５１上にメモリセル領域がフィールド酸化膜５２により画成される。さらに、ゲート絶縁膜５３およびゲート電極５４が同様に形成されるが、図示の例では二つのゲート電極５４が形成されているのがわかる。
【００５０】
ゲート電極５４は電極５４の断面形状に対応したＳｉＯ２膜７２により覆われ、さらに前記ゲート電極５４をマスクに前記基板５１中、前記ゲート電極５４の両側に拡散領域５５および５６が形成される。一方、前記ゲート電極５４は前記ＳｉＯ２膜７２を自己整合マスクとしてパターニングされる。
【００５１】
次に、図１５（Ｂ）の工程において図１５（Ａ）の構造は先の参考例と同様にＳｉＯ２膜５７により覆われ、前記ＳｉＯ２膜５７のうち、前記拡散領域５５に対応する部分に基板５１に実質的に垂直に作用する異方性エッチングを行ない、前記拡散領域５５を露出するコンタクトホール７３を自己整合的に形成する。このようにして形成された自己整合コンタクトホール７３はゲート電極５４の側壁を覆うＳｉＯ２膜７７により画成される。
【００５２】
図１５（Ｂ）の工程の後、図１５（Ｃ）の工程においてＷＳｉ層を堆積し、これをパターニングすることにより、前記拡散領域５５にコンタクトするビット線５８が形成される。
【００５３】
次に、図１６（Ｄ）の工程において、図１５（Ｃ）の構造上に層間絶縁膜５９を堆積し、ＣＭＰ法により平坦化した後、前記層間絶縁膜５９中に前記拡散領域５６を露出するコンタクトホール６０を形成する。コンタクトホール６０を形成した後、図１６（Ｄ）の構造上にはＰによりｎ型にドープされたアモルファスシリコン膜がＣＶＤ法により、前記コンタクトホール６０を埋めるように堆積される。このように堆積されたアモルファスシリコン膜のうち、層間絶縁膜５９上に堆積した部分は除去され、その結果前記コンタクトホール６０がアモルファスシリコンよりなる導体プラグ６２により埋められた構造が得られる。
【００５４】
このように導体プラグを形成した後、図１６（Ｅ）の工程においてＴｉ膜を、Ｔｉをターゲットとして使うスパッタリング法により、約２０ｎｍの厚さに堆積する。さらに前記Ｔｉ膜の堆積の後、同じＴｉターゲットを使った反応性スパッタリングをＮ２雰囲気中で行なうことにより、厚さが約５０ｎｍのＴｉＮ膜を前記Ｔｉ膜上に形成する。
【００５５】
前記ＴｉＮ膜は導体膜６３の一部を構成するが、本参考例では前記ＴｉＮ膜上に前記導体膜６３の残りの部分としてＲｕ膜を、Ｒｕターゲットを使ったスパッタリング法により堆積する。前記Ｒｕ膜のスパッタリングは先に説明したのと同様な条件下で、約１００ｎｍの厚さになるように行われ、その結果形成された前記導体膜６３は、Ｒｕ／ＴｉＮ／Ｔｉ構造を有するようになる。
【００５６】
前記導体膜６３が形成された後、前記Ｒｕ膜はレジストパターンをマスクにドライエッチングあるいはイオンミリング法によりパターニングされ、さらにその下のＴｉＮ／Ｔｉ膜が前記Ｒｕパターンをマスクに、ＣＨ２ＣｌとＣｌ２の混合ガスをエッチングガスとしたドライエッチング工程により、パターニングされる。その結果、前記Ｒｕ／ＴｉＮ／Ｔｉ構造を有する下側電極６５が、図１７（Ｆ）に示すように前記層間絶縁膜５９上に形成される。このようにして形成された下側電極６５中のＲｕパターンは、先にも説明したように（００２）面を有する。
【００５７】
図１７（Ｆ）の工程では、さらに前記下側電極６５上にＴａ２Ｏ５膜６６が先に説明したようにＡｒ雰囲気中でのスパッタリングにより形成され、さらにこれを２８０〜３００°Ｃの温度でＮ２ＯプラズマあるいはＯ２プラズマ処理することにより、膜６６中の酸素欠損が解消される。さらに、堆積されたＴａ２Ｏ５膜６６をＮ２雰囲気中において７００〜８５０°Ｃの温度で２０〜１２０秒間程度熱処理することにより、結晶化される。このようにして結晶化されたＴａ２Ｏ５膜６６は（００１）面を有し、９０〜１１０程度の非常に大きな比誘電率を示す。
【００５８】
さらに、図１７（Ｆ）の工程では、前記Ｔａ２Ｏ５膜６６上にさらにＰｔ膜が堆積され、レジストパターンを使ったイオンミリング法を適用することにより上側電極６９が形成される。さらに前記Ｔａ２Ｏ５膜６６を同じレジストパターンをマスクにイオンミリング法によりパターニングすることにより、キャパシタ絶縁膜が形成される。前記下側電極６５、キャパシタ絶縁膜６６および上側電極６９は、前記導体プラグ６２により前記拡散領域５６に電気的に接続された高誘電体メモリセルキャパシタを形成する。
【００５９】
さらに、図１７（Ｇ）の工程において層間絶縁膜７０が前記層間絶縁膜５９上に、前記高誘電体メモリセルキャパシタを覆うように堆積され、さらに前記層間絶縁膜７０上にＡｌあるいはＡｌ合金よりなる配線パターン７１が形成される。
【００６０】
本参考例によるＤＲＡＭ８０においても、前記Ｔａ２Ｏ５膜をキャパシタ絶縁膜として有するメモリセルキャパシタの容量が非常に大きいため、メモリセルをサブミクロンあるいはサブクオーターミクロン以下に微細化しても安定な情報の保持が可能である。またＴａ２Ｏ５膜はスパッタリング法、およびそれに引き続く低温酸化工程および急速熱処理工程（ＲＴＮ）により、容易に、再現性良く、安価に形成することが可能である。
【００６１】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【発明の効果】
【００６２】
請求項１〜２記載の本発明の特徴によれば、Ｔａ２Ｏ５膜をキャパシタ絶縁膜として有する高誘電体キャパシタの容量が非常に大きいため、例えば本発明の高誘電体キャパシタをサブミクロンあるいはサブクオーターミクロン以下の微細化されたＤＲＡＭにおいてメモリセルキャパシタとして使っても、安定な情報の保持が可能である。またＴａ２Ｏ５膜はスパッタリング法、およびそれに引き続く低温酸化工程および急速熱処理工程（ＲＴＮ）により、容易に、再現性良く、安価に形成することが可能である。
【図面の簡単な説明】
【図１】 （Ａ）〜（Ｄ）は、従来の高誘電体キャパシタの製造工程を説明する図である。
【図２】 （Ａ）〜（Ｄ）は、本発明による高誘電体キャパシタの原理を示す図である。
【図３】 （Ａ），（Ｂ）は、本発明による高誘電体キャパシタにおける下部電極およびその上の高誘電体膜のＸ線回折図形を示す図である。
【図４】 本発明による高誘電体膜の誘電率を、従来の高誘電体膜の誘電率と比較して示す図である。
【図５】 本発明による高誘電体キャパシタのリーク電流特性を示す図である。
【図６】 本発明による高誘電体キャパシタの断面ＴＥＭ像を示す図である。
【図７】 異なった条件で形成した高誘電体キャパシタの断面ＴＥＭ像を示す図である。
【図８】 （Ａ）〜（Ｃ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その１）である。
【図９】 （Ｄ）〜（Ｆ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その２）である。
【図１０】 （Ｇ）〜（Ｉ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その３）である。
【図１１】 （Ｊ）〜（Ｋ）は、本発明の第１実施例による高誘電体キャパシタの製造工程を示す図（その４）である。
【図１２】 （Ａ）〜（Ｃ）は、本発明の第１参考例によるＤＲＡＭの製造工程を示す図（その（１）である。
【図１３】 （Ｄ）〜（Ｆ）は、本発明の第１参考例によるＤＲＡＭの製造工程を示す図（その（２）である。
【図１４】 （Ｇ）〜（Ｈ）は、本発明の第１参考例によるＤＲＡＭの製造工程を示す図（その（３）である。
【図１５】 （Ａ）〜（Ｃ）は、本発明の第２参考例によるＤＲＡＭの製造工程を示す図（その（１）である。
【図１６】 （Ｄ）〜（Ｅ）は、本発明の第２参考例によるＤＲＡＭの製造工程を示す図（その（２）である。
【図１７】 （Ｆ）〜（Ｇ）は、本発明の第２参考例によるＤＲＡＭの製造工程を示す図（その（３）である。
【符号の説明】
１０，２０，３０ 高誘電体キャパシタ
１１，３１ Ｓｉ基板
１２ フィールド酸化膜
１３ ポリシリコンパターン
１４，２３ ＳｉＯ２膜
１５ Ｔａ２Ｏ５膜
１６，２７，４４ 上側電極
２４ ＴｉＮ／Ｔｉ膜
２５ Ｒｕ（００２）下側電極
２６，４３ Ｔａ２Ｏ５（００１）膜
３１Ａ，５５，５６ 拡散領域
３２ 絶縁膜
３３，３９ Ｔｉ膜
３４，４０ ＴｉＮ膜
３５ 導体パターン
３６ 層間絶縁膜
３６Ａ コンタクトホール
３７ 側壁絶縁膜
３８ 導体膜
３８Ａ 導体プラグ
４１ Ｒｕ膜
４１Ａ Ｒｕ（００２）電極
４２ ＳｉＯ２膜
５０ ＤＲＡＭ
５１ Ｓｉ基板
５２ フィールド酸化膜
５３ ゲート絶縁膜
５４ ゲート電極
５７ ＳｉＯ２膜
５８ ビット線電極
５９ 層間絶縁膜
６０ コンタクトホール
６１ 導体膜
６２ 導体プラグ
６３ ＴｉＮ／Ｔｉ下地膜
６４ Ｒｕ（００２）膜
６５ ＴｉＮ／Ｔｉ下地パターン
６６ Ｒｕ（００２）下側電極
６７ ＳｉＯ２膜
６８ Ｔａ２Ｏ５（００１）キャパシタ絶縁膜
６９ 上側電極
７０ 層間絶縁膜
７１ 配線パターン
７２ ＳｉＯ２膜
７３ 自己整合開口部
Claims (2)
- 下側電極と、前記下側電極上に形成されたＴａ2Ｏ5よりなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上側電極とよりなる高誘電体キャパシタの製造方法において、
基板上に、シリコン酸化膜を介して、前記下側電極として、Ｔｉ膜とＴｉＮ膜とを、前記Ｔｉ膜が（００２）自己配向を有し、前記ＴｉＮ膜が（１１１）配向を有するように順次堆積する工程を含み、前記ＴｉＮ膜上に（００２）面を有するＲｕ膜を形成する工程と、
前記キャパシタ絶縁膜として、前記Ｒｕ膜上にＴａ2Ｏ5膜を堆積する工程と、
前記キャパシタ絶縁膜上に前記上側電極を形成する工程とを含み、
前記キャパシタ絶縁膜を形成する工程は、
前記Ｔａ2Ｏ5膜を、Ｎ2Ｏプラズマを用いて酸素欠損が補償されるように酸化する工程と、
前記酸化されたＴａ2Ｏ5膜を、８００〜８５０℃の温度において、不活性雰囲気中において、前記Ｔａ 2 Ｏ 5 膜が（００１）配向を有するように、また前記Ｔａ ２ Ｏ ５ 膜が９０〜１１０の範囲の比誘電率を有するように、結晶化する工程とよりなることを特徴とする高誘電体キャパシタの製造方法。 - 前記Ｔａ2Ｏ5膜を酸化する工程は、３００〜４００℃の温度において実行されることを特徴とする請求項１記載の高誘電体キャパシタの製造方法。
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