JPH05347555A - 可変分周回路 - Google Patents
可変分周回路Info
- Publication number
- JPH05347555A JPH05347555A JP15530792A JP15530792A JPH05347555A JP H05347555 A JPH05347555 A JP H05347555A JP 15530792 A JP15530792 A JP 15530792A JP 15530792 A JP15530792 A JP 15530792A JP H05347555 A JPH05347555 A JP H05347555A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- frequency
- counter
- master clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明は可変分周回路に関し、分周比が変化
しても常に５０％デューティの分周信号を得ることので
きることを目的とする。 【構成】 カウンタ（２２）は、マスタクロックをカウ
ントしてカウント値が分周比の値となる毎に分周パルス
を出力し、かつリセットする。比較回路（２５）は、上
記カウント値を上記分周比の１／２の整数値と比較して
一致したとき一致パルスを出力する。選択回路（２７〜
３０）は上記分周比が奇数のときマスタクロックの半周
期分ずらした一致パルスを選択し、偶数のとき上記比較
回路よりの一致パルスを選択して取り出す。出力回路
（３１，３３）は、上記カウンタよりの分周パルスと選
択回路よりの一致パルスの論理和を１／２分周して分周
信号を出力する。
しても常に５０％デューティの分周信号を得ることので
きることを目的とする。 【構成】 カウンタ（２２）は、マスタクロックをカウ
ントしてカウント値が分周比の値となる毎に分周パルス
を出力し、かつリセットする。比較回路（２５）は、上
記カウント値を上記分周比の１／２の整数値と比較して
一致したとき一致パルスを出力する。選択回路（２７〜
３０）は上記分周比が奇数のときマスタクロックの半周
期分ずらした一致パルスを選択し、偶数のとき上記比較
回路よりの一致パルスを選択して取り出す。出力回路
（３１，３３）は、上記カウンタよりの分周パルスと選
択回路よりの一致パルスの論理和を１／２分周して分周
信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は可変分周回路に関し、分
周比を可変してクロックを分周する可変分周回路に関す
る。
周比を可変してクロックを分周する可変分周回路に関す
る。
【０００２】
【従来の技術】図４は従来の可変分周回路の一例の回路
図を示す。同図中、１１はダウンカウンタであり、端子
１２より図５（Ａ）に示すマスタクロックＭＣＫを供給
され、端子１３より図５（Ｂ）に示す分周比のデータＮ
−１を供給されている。ダウンカウンタ１１はマスタク
ロックＭＣＫをダウンカウントして図５（Ｃ）に示すカ
ウント値が０のときにのみＨレベルとなる図５（Ｄ）に
示す分周信号を端子１４より出力する。また、この分周
信号の立下り時に端子１３よりのデータをロードしてダ
ウンカウントを行なう。これによってマスタクロックＭ
ＣＫをＮ分周した分周信号を得る。
図を示す。同図中、１１はダウンカウンタであり、端子
１２より図５（Ａ）に示すマスタクロックＭＣＫを供給
され、端子１３より図５（Ｂ）に示す分周比のデータＮ
−１を供給されている。ダウンカウンタ１１はマスタク
ロックＭＣＫをダウンカウントして図５（Ｃ）に示すカ
ウント値が０のときにのみＨレベルとなる図５（Ｄ）に
示す分周信号を端子１４より出力する。また、この分周
信号の立下り時に端子１３よりのデータをロードしてダ
ウンカウントを行なう。これによってマスタクロックＭ
ＣＫをＮ分周した分周信号を得る。
【０００３】
【発明が解決しようとする課題】従来回路では得られる
分周信号のデューティ比が分周比によって変化してしま
い常時デューティ比５０％の分周信号を得ることができ
ないという問題があった。
分周信号のデューティ比が分周比によって変化してしま
い常時デューティ比５０％の分周信号を得ることができ
ないという問題があった。
【０００４】本発明は上記の点に鑑みなされたもので、
分周比が変化しても常に５０％デューティの分周信号を
得ることのできる可変分周回路を提供することを目的と
する。
分周比が変化しても常に５０％デューティの分周信号を
得ることのできる可変分周回路を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明の可変分周回路
は、マスタクロックをカウントしてカウント値が分周比
の値となる毎に分周パルスを出力し、かつリセットする
カウンタと、上記カウント値を上記分周比の１／２の整
数値と比較して一致したとき一致パルスを出力する比較
回路と、上記分周比が奇数のときマスタクロックの半周
期分ずらした一致パルスを選択し、偶数のとき上記比較
回路よりの一致パルスを選択して取り出す選択回路と、
上記カウンタよりの分周パルスと選択回路よりの一致パ
ルスの論理和を１／２分周して分周信号を出力する出力
回路とを有する。
は、マスタクロックをカウントしてカウント値が分周比
の値となる毎に分周パルスを出力し、かつリセットする
カウンタと、上記カウント値を上記分周比の１／２の整
数値と比較して一致したとき一致パルスを出力する比較
回路と、上記分周比が奇数のときマスタクロックの半周
期分ずらした一致パルスを選択し、偶数のとき上記比較
回路よりの一致パルスを選択して取り出す選択回路と、
上記カウンタよりの分周パルスと選択回路よりの一致パ
ルスの論理和を１／２分周して分周信号を出力する出力
回路とを有する。
【０００６】
【作用】本発明においては、比較回路と選択回路とによ
り分周パルス間隔の中間位置を指示する一致パルスを生
成し、分周パルスと一致パルスの論理和を１／２分周す
ることにより、分周比が任意に変化しても確実に５０％
デューティの分周信号を得る。
り分周パルス間隔の中間位置を指示する一致パルスを生
成し、分周パルスと一致パルスの論理和を１／２分周す
ることにより、分周比が任意に変化しても確実に５０％
デューティの分周信号を得る。
【０００７】
【実施例】図１は本発明回路の一実施例の回路図を示
す。
す。
【０００８】同図中、端子２０より分周比のデータＮが
入来し２の補数回路２１に供給される。２の補数回路２
１は上記データＮの各ビットを反転した後、最下位ビッ
トに１を加算して２つの補数データを生成し、この２の
補数をカウンタ２及びシフト回路２３に供給する。
入来し２の補数回路２１に供給される。２の補数回路２
１は上記データＮの各ビットを反転した後、最下位ビッ
トに１を加算して２つの補数データを生成し、この２の
補数をカウンタ２及びシフト回路２３に供給する。
【０００９】カウンタ２２は端子２４よりマスタクロッ
クを供給されてカウントアップを行ない、そのカウント
値を比較回路２５に供給すると共に、キャリーをフリッ
プフロップ２６及び自回路のデータロード端子ＬＤに供
給している。カウンタ２２はデータロード端子ＬＤにキ
ャリーが供給されたとき２の補数回路２１よりの２の補
数データをロードする。これによってマスタクロックＭ
ＣＫのＮパルス毎にカウンタ２２はキャリーを出力し、
マスタクロックＭＣＫを１／Ｎ分周する。フリップフロ
ップ２６は上記キャリーをマスタクロックＭＣＫでラッ
チしてマスタクロックの１周期分遅延し分周パルスとし
てオア回路３１に供給する。
クを供給されてカウントアップを行ない、そのカウント
値を比較回路２５に供給すると共に、キャリーをフリッ
プフロップ２６及び自回路のデータロード端子ＬＤに供
給している。カウンタ２２はデータロード端子ＬＤにキ
ャリーが供給されたとき２の補数回路２１よりの２の補
数データをロードする。これによってマスタクロックＭ
ＣＫのＮパルス毎にカウンタ２２はキャリーを出力し、
マスタクロックＭＣＫを１／Ｎ分周する。フリップフロ
ップ２６は上記キャリーをマスタクロックＭＣＫでラッ
チしてマスタクロックの１周期分遅延し分周パルスとし
てオア回路３１に供給する。
【００１０】シフト回路２３は２の補数データを右に１
ビットシフトつまり１／２して比較回路２５に供給す
る。比較回路２５はシフトされた２の補数データとカウ
ンタ２２のカウント値とを最上位ビットを除いて比較
し、一致したときに“１”となる一致パルスを生成して
フリップフロップ２７，２８夫々に供給する。
ビットシフトつまり１／２して比較回路２５に供給す
る。比較回路２５はシフトされた２の補数データとカウ
ンタ２２のカウント値とを最上位ビットを除いて比較
し、一致したときに“１”となる一致パルスを生成して
フリップフロップ２７，２８夫々に供給する。
【００１１】フリップフロップ２７はインバータ２９で
反転したマスタクロックＭＣＫの立上り時、つまりマス
タクロックを半周期遅延したタイミングで一致パルスを
ラッチしてセレクタ３０に供給する。フリップフロップ
２８はマスタクロックＭＣＫの立上り時に一致パルスを
ラッチする。なお、カウンタ２２、シフト回路２３、比
較回路２５の遅延があるためにフリップフロップ２８は
マスタクロックＭＣＫを略１周期遅延したタイミングで
一致パルスをラッチしセレクタ３０に供給する。
反転したマスタクロックＭＣＫの立上り時、つまりマス
タクロックを半周期遅延したタイミングで一致パルスを
ラッチしてセレクタ３０に供給する。フリップフロップ
２８はマスタクロックＭＣＫの立上り時に一致パルスを
ラッチする。なお、カウンタ２２、シフト回路２３、比
較回路２５の遅延があるためにフリップフロップ２８は
マスタクロックＭＣＫを略１周期遅延したタイミングで
一致パルスをラッチしセレクタ３０に供給する。
【００１２】セレクタ３０は端子３２より分周比のデー
タＮの最下位ビットを供給されており、この最下位ビッ
トが“１”つまり分周比が奇数の場合はフリップフロッ
プ２７よりの半周期遅延された一致パルスを選択し、最
下位ビットが“０”つまり分周比が偶数の場合はフリッ
プフロップ２８よりの１周期遅延された一致パルスを選
択し、選択した一致パルスをオア回路３１に供給する。
タＮの最下位ビットを供給されており、この最下位ビッ
トが“１”つまり分周比が奇数の場合はフリップフロッ
プ２７よりの半周期遅延された一致パルスを選択し、最
下位ビットが“０”つまり分周比が偶数の場合はフリッ
プフロップ２８よりの１周期遅延された一致パルスを選
択し、選択した一致パルスをオア回路３１に供給する。
【００１３】オア回路３１はフリップフロップ２６より
の分周パルスとセレクタ３０よりの一致パルスとの論理
和をとってフリップフロップ３３にクロックとして供給
する。フリップフロップ３３は自回路の反転出力をデー
タ端子に供給されて１／２分周器を構成しており、アン
ド回路３１よりのパルスが１／２分周されて端子３４よ
り分周信号として出力される。
の分周パルスとセレクタ３０よりの一致パルスとの論理
和をとってフリップフロップ３３にクロックとして供給
する。フリップフロップ３３は自回路の反転出力をデー
タ端子に供給されて１／２分周器を構成しており、アン
ド回路３１よりのパルスが１／２分周されて端子３４よ
り分周信号として出力される。
【００１４】ここで、４ビットのカウンタ２２を用い、
分周比Ｎを７とした場合について説明する。図２
（Ａ），（Ｂ）に示すマスタクロックＭＣＫ、分周比の
データＮ（＝７）に対して、カウンタ２２のカウント値
は図２（Ｃ）に１６進表示で示す如く変化する。これに
よって、フリップフロップ２６は図２（Ｄ）に示す一致
パルスを出力し、比較回路２５は図２（Ｅ）に示す一致
パルスを生成する。分周比が奇数のためセレクタ３０は
図２（Ｆ）に示すマスタクロックの半周期遅延された一
致パルスを出力し、端子３４からは図２（Ｄ）のパルス
及び図２（Ｆ）のパルスの論理和を１／２分周した図２
（Ｇ）に示す５０％デューティの分周信号が出力され
る。
分周比Ｎを７とした場合について説明する。図２
（Ａ），（Ｂ）に示すマスタクロックＭＣＫ、分周比の
データＮ（＝７）に対して、カウンタ２２のカウント値
は図２（Ｃ）に１６進表示で示す如く変化する。これに
よって、フリップフロップ２６は図２（Ｄ）に示す一致
パルスを出力し、比較回路２５は図２（Ｅ）に示す一致
パルスを生成する。分周比が奇数のためセレクタ３０は
図２（Ｆ）に示すマスタクロックの半周期遅延された一
致パルスを出力し、端子３４からは図２（Ｄ）のパルス
及び図２（Ｆ）のパルスの論理和を１／２分周した図２
（Ｇ）に示す５０％デューティの分周信号が出力され
る。
【００１５】次に、４ビットのカウンタ２２を用い、分
周比Ｎを６とした場合について説明する。図３（Ａ），
（Ｂ）に示すマスタクロックＭＣＫ、分周比のデータＮ
（＝６）に対して、カウンタ２２のカウント値は図３
（Ｃ）に１６進表示で示す如く変化する。これによっ
て、フリップフロップ２６は図３（Ｄ）に示す一致パル
スを出力し、比較回路２５は図３（Ｅ）に示す一致パル
スを生成する。分周比が偶数のためセレクタ３０は図３
（Ｆ）に示すマスタクロックの１周期遅延された一致パ
ルスを出力し、端子３４からは図２（Ｄ）のパルス及び
図２（Ｆ）のパルスの論理和を１／２分周した図２
（Ｇ）に示す５０％デューティの分周信号が出力され
る。
周比Ｎを６とした場合について説明する。図３（Ａ），
（Ｂ）に示すマスタクロックＭＣＫ、分周比のデータＮ
（＝６）に対して、カウンタ２２のカウント値は図３
（Ｃ）に１６進表示で示す如く変化する。これによっ
て、フリップフロップ２６は図３（Ｄ）に示す一致パル
スを出力し、比較回路２５は図３（Ｅ）に示す一致パル
スを生成する。分周比が偶数のためセレクタ３０は図３
（Ｆ）に示すマスタクロックの１周期遅延された一致パ
ルスを出力し、端子３４からは図２（Ｄ）のパルス及び
図２（Ｆ）のパルスの論理和を１／２分周した図２
（Ｇ）に示す５０％デューティの分周信号が出力され
る。
【００１６】このように、分周パルスを生成する共に、
分周パルス間隔の中間位置を指示する一致パルスを生成
し、分周パルスと一致パルスの論理和を１／２分周する
ことにより、分周比が任意に変化しても確実に５０％デ
ューティの分周信号を得ることができる。
分周パルス間隔の中間位置を指示する一致パルスを生成
し、分周パルスと一致パルスの論理和を１／２分周する
ことにより、分周比が任意に変化しても確実に５０％デ
ューティの分周信号を得ることができる。
【００１７】
【発明の効果】上述の如く、本発明の可変分周回路によ
れば、分周比が変化しても常に５０％デューティの分周
信号を得ることができ、実用上きわめて有用である。
れば、分周比が変化しても常に５０％デューティの分周
信号を得ることができ、実用上きわめて有用である。
【図１】本発明回路の回路図である。
【図２】本発明回路の信号タイミングチャートである。
【図３】本発明回路の信号タイミングチャートである。
【図４】従来回路の回路図である。
【図５】従来回路の信号タイミングチャートである。
２１ ２の補数回路 ２２ カウンタ ２３ シフト回路 ２５ 比較回路 ２６〜２８，３３ フリップフロップ ２９ インバータ ３０ セレクタ ３１ オア回路
Claims (1)
- 【請求項１】 マスタクロックをカウントしてカウント
値が分周比の値となる毎に分周パルスを出力し、かつリ
セットするカウンタ（２２）と、 上記カウント値を上記分周比の１／２の整数値と比較し
て一致したとき一致パルスを出力する比較回路（２５）
と、 上記分周比が奇数のときマスタクロックの半周期分ずら
した一致パルスを選択し、偶数のとき上記比較回路より
の一致パルスを選択して取り出す選択回路（２７〜３
０）と、 上記カウンタよりの分周パルスと選択回路よりの一致パ
ルスの論理和を１／２分周して分周信号を出力する出力
回路（３１，３３）とを有することを特徴とする可変分
周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15530792A JPH05347555A (ja) | 1992-06-15 | 1992-06-15 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15530792A JPH05347555A (ja) | 1992-06-15 | 1992-06-15 | 可変分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347555A true JPH05347555A (ja) | 1993-12-27 |
Family
ID=15603042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15530792A Withdrawn JPH05347555A (ja) | 1992-06-15 | 1992-06-15 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347555A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288467A (ja) * | 1994-04-20 | 1995-10-31 | Nec Corp | 分周回路 |
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
-
1992
- 1992-06-15 JP JP15530792A patent/JPH05347555A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288467A (ja) * | 1994-04-20 | 1995-10-31 | Nec Corp | 分周回路 |
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
| EP1605594A3 (en) * | 2004-05-21 | 2008-12-10 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |